JPS61204685A - ビデオｒａｍのアクセス方法 - Google Patents
ビデオｒａｍのアクセス方法Info
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- JPS61204685A JPS61204685A JP60043675A JP4367585A JPS61204685A JP S61204685 A JPS61204685 A JP S61204685A JP 60043675 A JP60043675 A JP 60043675A JP 4367585 A JP4367585 A JP 4367585A JP S61204685 A JPS61204685 A JP S61204685A
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- video ram
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- cycle
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- 238000000034 method Methods 0.000 claims description 12
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 38
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は、オフィイスコンピュータ等ノティスプレイ装
置におけるビデオＲＡＭのアクセス方法に関する。
置におけるビデオＲＡＭのアクセス方法に関する。
（発明の技術的背景とその問題点）
コンピュータを使用した機器において画像データをディ
スプレイ装置に表示する際には、次のような構成でビデ
オＲＡＭへのデータの潟き込み。
スプレイ装置に表示する際には、次のような構成でビデ
オＲＡＭへのデータの潟き込み。
読み出しを行っている。ｕＵち、第３図は、ＣＲＴディ
スプレイ装置１０の画面にデータを表示するために、グ
ラフィックディスプレイコントローラ（ＧＤＣ）２から
ビデオＲＡＭ５にデータを書さ込み、これを読み出して
表示を行うようにする場合のハードウェアのブロック図
であり、ｌはＣＰＵ、２はＧＤＣであり、ｃｐｔｒｉと
ＧＤＣ２はアドレスバス３．データバス４によって接続
されている。５はデータの書き込み、読み出しが行われ
るビデオＲＡＭで、これは後述するように、上記ＣＰＵ
１とは上記アドレスバス３、データバス４によって接続
されておらず、上記ＧＤＣ２に対し独立したアドレスバ
ス６、データバス７によって接続されている。そして、
データの書き込みはこのＧＤＣ２から行われる。８はビ
デオＲＡＭ５とデータパスタによって接続されたシフト
レジスタ、１０はシフトレジスタ８とデータバス１１に
よって接続されたＣＲＴディスプレイ装置で、シフトレ
ジスタ８へは上記ＧＤＣ２からビデオＲＡＭ５に書き込
まれたデータがロード信号によりロー１され、これが上
記ＣＲＴディスプレイ装置１０へ転送されるようになっ
ている。
スプレイ装置１０の画面にデータを表示するために、グ
ラフィックディスプレイコントローラ（ＧＤＣ）２から
ビデオＲＡＭ５にデータを書さ込み、これを読み出して
表示を行うようにする場合のハードウェアのブロック図
であり、ｌはＣＰＵ、２はＧＤＣであり、ｃｐｔｒｉと
ＧＤＣ２はアドレスバス３．データバス４によって接続
されている。５はデータの書き込み、読み出しが行われ
るビデオＲＡＭで、これは後述するように、上記ＣＰＵ
１とは上記アドレスバス３、データバス４によって接続
されておらず、上記ＧＤＣ２に対し独立したアドレスバ
ス６、データバス７によって接続されている。そして、
データの書き込みはこのＧＤＣ２から行われる。８はビ
デオＲＡＭ５とデータパスタによって接続されたシフト
レジスタ、１０はシフトレジスタ８とデータバス１１に
よって接続されたＣＲＴディスプレイ装置で、シフトレ
ジスタ８へは上記ＧＤＣ２からビデオＲＡＭ５に書き込
まれたデータがロード信号によりロー１され、これが上
記ＣＲＴディスプレイ装置１０へ転送されるようになっ
ている。
上記ＣＲＴディスプレイ装置ｔｏへのデータの表示につ
いて、：！ＩＪ４図（Ａ）、（Ｂ）及び（Ｃ）に示す表
示サイクル、描画サイクル及びリフレッシュサイクルの
各タイミングチャートによって説明すると、これは上記
構成にあっては次のようにして行われる。尚、第４図に
おいて、ａはシステム各部の動作の制御の基本タイミン
グとなるクロック、ｂ及びＣはそれぞれロウーアドレス
中ストローブ（ＲＡＳ）及びコラム・アドレス春ストロ
ーブ（ＣＡ Ｓ）で、前者はアドレッシングの際のマト
リクスの水平ベクトルに関してメモリの中で占める位置
を示すものであり、後者は同じくアドレッシングに関し
てメモリのコントロールに使用されるものである。また
、ｄはアドレス、ｅはデータを示し、ｆは前記シフトレ
ジスタ８へのロード４ｇ号のタイミングを示す。
いて、：！ＩＪ４図（Ａ）、（Ｂ）及び（Ｃ）に示す表
示サイクル、描画サイクル及びリフレッシュサイクルの
各タイミングチャートによって説明すると、これは上記
構成にあっては次のようにして行われる。尚、第４図に
おいて、ａはシステム各部の動作の制御の基本タイミン
グとなるクロック、ｂ及びＣはそれぞれロウーアドレス
中ストローブ（ＲＡＳ）及びコラム・アドレス春ストロ
ーブ（ＣＡ Ｓ）で、前者はアドレッシングの際のマト
リクスの水平ベクトルに関してメモリの中で占める位置
を示すものであり、後者は同じくアドレッシングに関し
てメモリのコントロールに使用されるものである。また
、ｄはアドレス、ｅはデータを示し、ｆは前記シフトレ
ジスタ８へのロード４ｇ号のタイミングを示す。
さて、前記ＣＲＴディスプレイ装置１０にデータを表示
する場合には、先ず、ＧＤＣ２からビデオＲＡＭ５にデ
ータを書き込む、このビデオＲＡＭ５へのデータの書き
込みについては、第４図（Ｂ）の描画サイクル、即ち、
ＧＤＣリードモデ、イファイライトサイクル■中意外に
は畠き込めない、このようにして、ビデオＲＡＭ５に書
き込まれたデータは、第４図（Ａ）の表示サイクルを利
用して、ロード信号によりｌワードずつシフトレジスタ
８ヘロードされ、更にＣＲＴディスプレイ装置１０へ転
送される。この場合、従来の表示サイクルでは、上記ビ
デオＲＡＭ５からの読み出しには通常のＧＤＣリードサ
イクルエを利用している。尚、ビデオＲＡＭ５にリフレ
ッシュの必要なダイナミックＲＡＭを用いると、第４図
（Ｃ）のりフレッシュサイクル時はビデオＲＡＭ５に書
かれた内容が消えないようＧＤＣリフレッシュサイクル
■においてＧＤＣ２からリフレッシュアドレスが送出さ
れる。
する場合には、先ず、ＧＤＣ２からビデオＲＡＭ５にデ
ータを書き込む、このビデオＲＡＭ５へのデータの書き
込みについては、第４図（Ｂ）の描画サイクル、即ち、
ＧＤＣリードモデ、イファイライトサイクル■中意外に
は畠き込めない、このようにして、ビデオＲＡＭ５に書
き込まれたデータは、第４図（Ａ）の表示サイクルを利
用して、ロード信号によりｌワードずつシフトレジスタ
８ヘロードされ、更にＣＲＴディスプレイ装置１０へ転
送される。この場合、従来の表示サイクルでは、上記ビ
デオＲＡＭ５からの読み出しには通常のＧＤＣリードサ
イクルエを利用している。尚、ビデオＲＡＭ５にリフレ
ッシュの必要なダイナミックＲＡＭを用いると、第４図
（Ｃ）のりフレッシュサイクル時はビデオＲＡＭ５に書
かれた内容が消えないようＧＤＣリフレッシュサイクル
■においてＧＤＣ２からリフレッシュアドレスが送出さ
れる。
以上のように、ＣＲＴディスプレイ装置ｌＯへのデータ
の表示がなされるが、上述の構成では。
の表示がなされるが、上述の構成では。
ビデオＲＡＭ５に対してアクセスする際、ビデオＲＡＭ
５はＧＤＣ２と独立したアドレスバス６、データバス７
によて接続されているだけであり。
５はＧＤＣ２と独立したアドレスバス６、データバス７
によて接続されているだけであり。
ＣＰＵ １とは接続されていない、このため、ビデオＲ
ＡＭ５に対するアクセスはＧＤＣ２を通さなければなら
ず、つまり、ＣＰＵＩからビデオＲＡＭ５へ直接アクセ
スすることができず、よって。
ＡＭ５に対するアクセスはＧＤＣ２を通さなければなら
ず、つまり、ＣＰＵＩからビデオＲＡＭ５へ直接アクセ
スすることができず、よって。
ビデオＲＡＭ５へのアクセスタイムが長くなってしまう
、即ち、ハードウェア上のアクセス速度は、ビデオＲＡ
Ｍ５に対するアクセスの方法が上述したように従来はＧ
ＤＣ２を通さなければできないことから、ＣＰＵＩから
ＧＤＣ２へ指示を出す時間と、ＧＤＣ２からビデオＲＡ
Ｍ５へ上述の第４図（Ｂ）の描画サイクルでリードモデ
ィファイライトをする時間とを加えたものとなる。また
、ソフトウェア上から見ても、ＣＰＵＩからＧＤＣ２へ
の命令、ＧＤＣ２からビデオＲＡＭ５に対する命令が多
量かつ複雑なものとなるので、そのような多量、複雑な
ソフトプログラムによってもビデオＲＡＭへの７り零ス
タイムが長くなってしまう。
、即ち、ハードウェア上のアクセス速度は、ビデオＲＡ
Ｍ５に対するアクセスの方法が上述したように従来はＧ
ＤＣ２を通さなければできないことから、ＣＰＵＩから
ＧＤＣ２へ指示を出す時間と、ＧＤＣ２からビデオＲＡ
Ｍ５へ上述の第４図（Ｂ）の描画サイクルでリードモデ
ィファイライトをする時間とを加えたものとなる。また
、ソフトウェア上から見ても、ＣＰＵＩからＧＤＣ２へ
の命令、ＧＤＣ２からビデオＲＡＭ５に対する命令が多
量かつ複雑なものとなるので、そのような多量、複雑な
ソフトプログラムによってもビデオＲＡＭへの７り零ス
タイムが長くなってしまう。
（発明の目的）
本発明の目的は、ビデオＲＡＭを用い、これへのデータ
の書き込み、読み出しによりディスプレイ装置に表示さ
せる場合に上述したようにビデオＲＡＭへのアクセスタ
イムが長いという問題に鑑みてなされたもので、ビデオ
ＲＡＭに対するアクセス速度を向上させ得るビデオＲＡ
Ｍのアクセス方法を提供することにある。
の書き込み、読み出しによりディスプレイ装置に表示さ
せる場合に上述したようにビデオＲＡＭへのアクセスタ
イムが長いという問題に鑑みてなされたもので、ビデオ
ＲＡＭに対するアクセス速度を向上させ得るビデオＲＡ
Ｍのアクセス方法を提供することにある。
（発明の概要）
本発明は、ビデオＲＡＭへ直接アクセス可能にＣＰＵを
接続し、ＣＰＵからビデオＲＡＭへのデータの書き込み
を表示サイクルを利用して行うと共に、ディスプレイ装
置へはラッチを通して上記ビデオＲＡＭからデータを与
えるようにして、ビデオＲＡＭに書き込まれたデータを
表示サイクルを利用し読み出してラッチするようにした
ことを特徴とする。
接続し、ＣＰＵからビデオＲＡＭへのデータの書き込み
を表示サイクルを利用して行うと共に、ディスプレイ装
置へはラッチを通して上記ビデオＲＡＭからデータを与
えるようにして、ビデオＲＡＭに書き込まれたデータを
表示サイクルを利用し読み出してラッチするようにした
ことを特徴とする。
（発明の実施例）
以下、本発明の一実施例を図面を参照して詳細に説明す
る。
る。
第１図及び第２図はこの発明の一実施例を示すブロック
図及びタイミングチャートで、第３図と同様の構成のシ
ステムに適用した場合である。
図及びタイミングチャートで、第３図と同様の構成のシ
ステムに適用した場合である。
尚、本発明を利用した第１図に示すンステムにおいて、
前記第３図と同様の構成部分には同一の符合を付してい
る。
前記第３図と同様の構成部分には同一の符合を付してい
る。
第１図に示すように、このシステムでは、ＣＰＵ１、Ｇ
ＤＣ２、ビデオＲＡＭ５は、第３図の場合と異なリアド
レスパス３、データバス４によって接続されており、か
つＧＤＣ２とビデオＲＡＭ５は独立したアドレスバス６
、データ八スフで接続されている。また、ビデオＲＡＭ
５はＧＤＣ２とアドレスバス６、データバス７によって
接続され、かつＣＰＵＩとはアドレスバス３、データバ
ス４で接続されているので、ビデオＲＡＭ５に対してア
クセスする際、ＧＤＣ２を通さずに直接ＣＰＵＩからリ
ード／ライトすることが可能である。従って、ＣＲＴデ
ィスプレイ装置１０にデータを表示する場合にはＣＰＵ
Ｉから直接ビデオＲＡＭ５ヘデータを月５込むことがで
きる。そして、後述するように、ＣＰＵＩからビデオＲ
ＡＭ５への書き込みは表示すビクル中のＣＰＵ・り一ド
／ライトサイクルのときに行われるが、このためには表
示すビクル中にこのＣＰＵ・リード／ライトサイクルの
ための時間を作る必要があるので、本発明方法では上記
ビデオＲＡＭ５とシフトレジスタ８の間に、ビデオＲＡ
Ｍ５とデータバス１２によって接続されたラッチ１３を
設けている。ビデオＲＡ Ｍ ５に書き込まれたデータ
はラッチ信号によってこのラッチ１３ヘラツチされ、そ
してシフトレジスタ８へはこのラッチ１３を介してデー
タがロードされる。シフトレジスタ８からＣＲＴディス
プレイ装置１０ヘデータが転送されるのは前記第３図の
場合と同様である。
ＤＣ２、ビデオＲＡＭ５は、第３図の場合と異なリアド
レスパス３、データバス４によって接続されており、か
つＧＤＣ２とビデオＲＡＭ５は独立したアドレスバス６
、データ八スフで接続されている。また、ビデオＲＡＭ
５はＧＤＣ２とアドレスバス６、データバス７によって
接続され、かつＣＰＵＩとはアドレスバス３、データバ
ス４で接続されているので、ビデオＲＡＭ５に対してア
クセスする際、ＧＤＣ２を通さずに直接ＣＰＵＩからリ
ード／ライトすることが可能である。従って、ＣＲＴデ
ィスプレイ装置１０にデータを表示する場合にはＣＰＵ
Ｉから直接ビデオＲＡＭ５ヘデータを月５込むことがで
きる。そして、後述するように、ＣＰＵＩからビデオＲ
ＡＭ５への書き込みは表示すビクル中のＣＰＵ・り一ド
／ライトサイクルのときに行われるが、このためには表
示すビクル中にこのＣＰＵ・リード／ライトサイクルの
ための時間を作る必要があるので、本発明方法では上記
ビデオＲＡＭ５とシフトレジスタ８の間に、ビデオＲＡ
Ｍ５とデータバス１２によって接続されたラッチ１３を
設けている。ビデオＲＡ Ｍ ５に書き込まれたデータ
はラッチ信号によってこのラッチ１３ヘラツチされ、そ
してシフトレジスタ８へはこのラッチ１３を介してデー
タがロードされる。シフトレジスタ８からＣＲＴディス
プレイ装置１０ヘデータが転送されるのは前記第３図の
場合と同様である。
次に、第２図のタイミングチャートを参照してＣＲＴデ
ィスプレイ装置ｌＯにデータを表示する場合の動作につ
いて説明する。第２図（Ｂ）及び（Ｃ）の描画サイクル
及びリフレッシュサイクルについては第４図と同様であ
るが、第２図（Ａ）の表示サイクルは異なるｅＩ＋はＧ
ＤＣページモードリードサイクルで、これを利用して、
ビデオＲＡＭ５に書き込まれたデータは第２図中でｇで
示されるラッチ信号によって前記ラッチ１３へ２ワード
のデータが連続してラッチされる。■２はＣＰＵ−リー
ド／ライトサイクルで、ＣＰＵＩからのビデオＲＡＭ５
へのデータの書き込みはこれを利用して行う。
ィスプレイ装置ｌＯにデータを表示する場合の動作につ
いて説明する。第２図（Ｂ）及び（Ｃ）の描画サイクル
及びリフレッシュサイクルについては第４図と同様であ
るが、第２図（Ａ）の表示サイクルは異なるｅＩ＋はＧ
ＤＣページモードリードサイクルで、これを利用して、
ビデオＲＡＭ５に書き込まれたデータは第２図中でｇで
示されるラッチ信号によって前記ラッチ１３へ２ワード
のデータが連続してラッチされる。■２はＣＰＵ−リー
ド／ライトサイクルで、ＣＰＵＩからのビデオＲＡＭ５
へのデータの書き込みはこれを利用して行う。
即ち、ＣＲＴディスプレイ装置１０にデータを表示する
時には、先ず、ＣＰＵＩまたはＧＤＣ２からビデオＲＡ
Ｍ５にデータを書き込む、ＣＰＵ１からビデオＲＡＭ５
にデータを書き込む時には、第２図（Ａ）の表示すビク
ル中のＣＰＵ・リード／ライトサイクルＩ２を利用する
。つまり、ビデオＲＡＭ５からディスプレイ装、１１０
ヘデータを与える場合にラッチ１３を介在させ、ＧＤＣ
ページモードリードで２ワードのデータを読み出してこ
れをラッチすることによって、表示すビクル中にＣＰＵ
−リード／ライトサイクルＩ２のだめの時間を作ってい
るので、ＣＰＵＩからビデオＲＡＭ５へのデータの書き
込みはこのＣＰＵ・リード／ライトサイクルエ２を利用
して行う。
時には、先ず、ＣＰＵＩまたはＧＤＣ２からビデオＲＡ
Ｍ５にデータを書き込む、ＣＰＵ１からビデオＲＡＭ５
にデータを書き込む時には、第２図（Ａ）の表示すビク
ル中のＣＰＵ・リード／ライトサイクルＩ２を利用する
。つまり、ビデオＲＡＭ５からディスプレイ装、１１０
ヘデータを与える場合にラッチ１３を介在させ、ＧＤＣ
ページモードリードで２ワードのデータを読み出してこ
れをラッチすることによって、表示すビクル中にＣＰＵ
−リード／ライトサイクルＩ２のだめの時間を作ってい
るので、ＣＰＵＩからビデオＲＡＭ５へのデータの書き
込みはこのＣＰＵ・リード／ライトサイクルエ２を利用
して行う。
このサイクルは前記第３図、第４図で説明した従来のア
クセス方法には存在しない。
クセス方法には存在しない。
ＧＤＣ２からビデオＲＡＭ５にデータを書き込む時には
、第２図（Ｂ）の描画サイクルであるＧＤＣリードモデ
ィファイライトサイクルＩＩを利用する。
、第２図（Ｂ）の描画サイクルであるＧＤＣリードモデ
ィファイライトサイクルＩＩを利用する。
以上のようにして、ビデオＲＡＭ５に書き込まれたデー
タは、第２図（Ａ）の表示すビクル中のＧＤＣページモ
ードリードサイクルＩ＋ を利用して、ラッチ信号ｇに
よってラッチ１３へ２ワードのデータが連続してラッチ
される。即ち、第２図に示すように、信号レベルの正エ
ツジでデータを入力するが、この場合、上記２ワードの
データのうち最初にラッチ１３ヘラツチされたｌワード
のデータについては、次の２ワード目のデータがラッチ
される前に、ロード信号によりシフトレジスタヘロード
される。そして、ＣＲＴディスプレイ装置ｌＯへと転送
される。２ワード目のデータについては、ＣＰＵ・リー
ド／ライトサイクル中のロード信号によって、シフトレ
ジスタにロードされ、ＣＲＴディスプレイ装置１０へ転
送される。
タは、第２図（Ａ）の表示すビクル中のＧＤＣページモ
ードリードサイクルＩ＋ を利用して、ラッチ信号ｇに
よってラッチ１３へ２ワードのデータが連続してラッチ
される。即ち、第２図に示すように、信号レベルの正エ
ツジでデータを入力するが、この場合、上記２ワードの
データのうち最初にラッチ１３ヘラツチされたｌワード
のデータについては、次の２ワード目のデータがラッチ
される前に、ロード信号によりシフトレジスタヘロード
される。そして、ＣＲＴディスプレイ装置ｌＯへと転送
される。２ワード目のデータについては、ＣＰＵ・リー
ド／ライトサイクル中のロード信号によって、シフトレ
ジスタにロードされ、ＣＲＴディスプレイ装置１０へ転
送される。
上記ＣＲＴディスプレイ装置１０丘では、ＣＰＵ・リー
ド／ライトサイクル■２は存在せず、前記第３図、第４
図の場合と同様に１ワードずつデータが転送されてくる
ことになる。従って、ＣＲＴディスプレイ装置１０から
の見かけ上では、従来と同様にデータが転送されている
ので、ＣＲＴディスプレイ装置ｌＯの表示には全く影響
を与えることはない。
ド／ライトサイクル■２は存在せず、前記第３図、第４
図の場合と同様に１ワードずつデータが転送されてくる
ことになる。従って、ＣＲＴディスプレイ装置１０から
の見かけ上では、従来と同様にデータが転送されている
ので、ＣＲＴディスプレイ装置ｌＯの表示には全く影響
を与えることはない。
このように、本発明のＣＲＴディスプレイ装置１０のた
めのビデオＲＡＭ５のアクセス方法では、ビデオＲＡＭ
５に対してＧＤＣ２を通さずに直接ＣＰＵＩからリード
／ライトすることができる。よって、ビデオＲＡＭ５に
対するアクセスタイムはハードウェア上で短縮される。
めのビデオＲＡＭ５のアクセス方法では、ビデオＲＡＭ
５に対してＧＤＣ２を通さずに直接ＣＰＵＩからリード
／ライトすることができる。よって、ビデオＲＡＭ５に
対するアクセスタイムはハードウェア上で短縮される。
これに対して、前記第３図、第４図で示す従来のアクセ
ス方法では、ＣＰＵＩからＧＤＣ２へ指示を出す時間、
ＧＤＣ２からビデオＲＡＭ５へ第４図（Ｂ）の描画サイ
クルでリードモディファイライトする時間を加えたもの
がハードウェア上のアクセス速度になる。
ス方法では、ＣＰＵＩからＧＤＣ２へ指示を出す時間、
ＧＤＣ２からビデオＲＡＭ５へ第４図（Ｂ）の描画サイ
クルでリードモディファイライトする時間を加えたもの
がハードウェア上のアクセス速度になる。
また、本発明方法はソフトウェア上でも、ＣＰＵ１から
ＧＤＣ２に対する命令及びＧＤＣ２からビデオＲＡＭ５
に対する命令が大幅に減少するので、第３図、第４図の
従来のアクセス法に比べてソフトプログラムが簡単にな
り絶対速度が向上する。更に 直接ビデオＲＡＭ５へ書
き込めるため、従来に比し多種類の表示をすることも可
能である。
ＧＤＣ２に対する命令及びＧＤＣ２からビデオＲＡＭ５
に対する命令が大幅に減少するので、第３図、第４図の
従来のアクセス法に比べてソフトプログラムが簡単にな
り絶対速度が向上する。更に 直接ビデオＲＡＭ５へ書
き込めるため、従来に比し多種類の表示をすることも可
能である。
尚、ト記実施例において、ＧＤＣ２のサイクルには、第
２図に示すように、上記で説明した表示サイクル〔同図
（Ａ））、描画サイクル〔同図（Ｂ）〕の他に、ビデオ
ＲＡＭ５にリフレッシュの必要なダイナミックＲＡＭを
用いたときには、リフレッシュサイクル〔同図（Ｃ）〕
が加わることは第４図の場合と同じである。
２図に示すように、上記で説明した表示サイクル〔同図
（Ａ））、描画サイクル〔同図（Ｂ）〕の他に、ビデオ
ＲＡＭ５にリフレッシュの必要なダイナミックＲＡＭを
用いたときには、リフレッシュサイクル〔同図（Ｃ）〕
が加わることは第４図の場合と同じである。
また、／を発明は一般のコンピュータ利用機器における
ディスプレイ表示用のビデオＲＡＭに広く適用し得る。
ディスプレイ表示用のビデオＲＡＭに広く適用し得る。
（発明の効果）
本発明によれば、ディスプレイ表示用のビデオＲＡＭへ
直接アクセス可能で、ハードウェア上からもまたソフト
ウェアの面でもビデオＲＡＭへのアクセスタイムを短縮
することができることで、ビデオＲＡＭに対する高速ア
クセスを行うことかでさる上にディスプレイ装置の表示
に影響を与えずにこれを行うことができ、更には、直接
ビデオＲＡＭに書き込めることから従来に比べて多種類
の表示をすることも可能である。 ′
直接アクセス可能で、ハードウェア上からもまたソフト
ウェアの面でもビデオＲＡＭへのアクセスタイムを短縮
することができることで、ビデオＲＡＭに対する高速ア
クセスを行うことかでさる上にディスプレイ装置の表示
に影響を与えずにこれを行うことができ、更には、直接
ビデオＲＡＭに書き込めることから従来に比べて多種類
の表示をすることも可能である。 ′
第１図は本発明の一実施例に係るＣＲＴディスプレイ装
置のためのビデオＲＡＭのアクセス方法を使用したハー
ドウェアのブロック図、第２図（Ａ）、（Ｂ）及び（Ｃ
）は上記実施例の説明に供する表示サイクル、描画サイ
クル及びリフレッシュサイクルの各タイミングチャート
、第３図は従来方法に係るハードウェアのブロック図、
第４図は第３図の従来方法における各タイミングチャー
トである。 １−−−−−−−一−ＣＰＵ、 ２−−−−−−−−−ＧＤＣ。 ３．６−−−−−−−アドレスバス、 ４．７．９−−−−−データバス、 １１．１２−−−一−ｔｔ ５−−−−−−−−−ビデオＲＡＭ、 ８−一−−−−−−−シフトレジスタ １Ｏ−−−−−−−−ＣＲＴディスプレイ装置、１３−
−−−−−−−ラッチ、 Ｉ＋−−ＧＤＣページモードリード サイクル、 Ｉ２−一−−−−−−ＣＰＵ・リード／ライトサイクル
。 （Ａ） Ｉ、 Ｌ 第２図
置のためのビデオＲＡＭのアクセス方法を使用したハー
ドウェアのブロック図、第２図（Ａ）、（Ｂ）及び（Ｃ
）は上記実施例の説明に供する表示サイクル、描画サイ
クル及びリフレッシュサイクルの各タイミングチャート
、第３図は従来方法に係るハードウェアのブロック図、
第４図は第３図の従来方法における各タイミングチャー
トである。 １−−−−−−−一−ＣＰＵ、 ２−−−−−−−−−ＧＤＣ。 ３．６−−−−−−−アドレスバス、 ４．７．９−−−−−データバス、 １１．１２−−−一−ｔｔ ５−−−−−−−−−ビデオＲＡＭ、 ８−一−−−−−−−シフトレジスタ １Ｏ−−−−−−−−ＣＲＴディスプレイ装置、１３−
−−−−−−−ラッチ、 Ｉ＋−−ＧＤＣページモードリード サイクル、 Ｉ２−一−−−−−−ＣＰＵ・リード／ライトサイクル
。 （Ａ） Ｉ、 Ｌ 第２図
Claims (1)
- ディスプレイ装置のためのビデオＲＡＭのアクセス方法
であって、ビデオＲＡＭを直接アクセス可能にＣＰＵに
接続し、かつ前記ビデオＲＡＭからラッチを介して前記
ディスプレイ装置へデータを与えると共に、表示サイク
ルを利用して前記ＣＰＵから前記ビデオＲＡＭにデータ
を書き込み、該書き込んだデータをラッチして前記ディ
スプレイ装置へ与えるようにしたことを特徴とするビデ
オＲＡＭのアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043675A JPS61204685A (ja) | 1985-03-07 | 1985-03-07 | ビデオｒａｍのアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60043675A JPS61204685A (ja) | 1985-03-07 | 1985-03-07 | ビデオｒａｍのアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61204685A true JPS61204685A (ja) | 1986-09-10 |
Family
ID=12670412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60043675A Pending JPS61204685A (ja) | 1985-03-07 | 1985-03-07 | ビデオｒａｍのアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61204685A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370331A (ja) * | 1986-09-12 | 1988-03-30 | Hitachi Ltd | 制御装置 |
-
1985
- 1985-03-07 JP JP60043675A patent/JPS61204685A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370331A (ja) * | 1986-09-12 | 1988-03-30 | Hitachi Ltd | 制御装置 |
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