JPS61204690A - スキヤン回路 - Google Patents
スキヤン回路Info
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- JPS61204690A JPS61204690A JP60045449A JP4544985A JPS61204690A JP S61204690 A JPS61204690 A JP S61204690A JP 60045449 A JP60045449 A JP 60045449A JP 4544985 A JP4544985 A JP 4544985A JP S61204690 A JPS61204690 A JP S61204690A
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- Japan
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- gate
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- scan circuit
- clock signal
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Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マトリクス型表示装置、固体撮像装置等のア
ドレッシングに用いるスキャン回路に関する。
ドレッシングに用いるスキャン回路に関する。
本発明は、マトリクス型表示装置、固体撮像装置等に用
いられるスキャン回路を少ない素子数の相補型？ＩＣＴ
にて構成するものである。
いられるスキャン回路を少ない素子数の相補型？ＩＣＴ
にて構成するものである。
第７図に従来のスキャン回路を示す。同図（α）はマス
タースレーブタイプのＤフリップフロップであり、これ
が従来のスキャン回路の基本セルを成す。同図＜ｈ＞は
、同図（α）に示した基本セル１，２，３．４を用いて
構成されたシフトレジスタであり、これが従来のスキャ
ン回路を成す。従来のスキャン回路によるとマトリクス
型表示装置等のラインを駆動するためのバッファー回路
を除いても、１出力当り最低２０個のトランジスタを必
要とする。また、図より明らかな様にシフトレジスタの
転送りロックはφ及び７の２つが必要である。
タースレーブタイプのＤフリップフロップであり、これ
が従来のスキャン回路の基本セルを成す。同図＜ｈ＞は
、同図（α）に示した基本セル１，２，３．４を用いて
構成されたシフトレジスタであり、これが従来のスキャ
ン回路を成す。従来のスキャン回路によるとマトリクス
型表示装置等のラインを駆動するためのバッファー回路
を除いても、１出力当り最低２０個のトランジスタを必
要とする。また、図より明らかな様にシフトレジスタの
転送りロックはφ及び７の２つが必要である。
〔発明が解決しようとする問題点及び目的〕マトリクス
型表示装置（例えば、透明基板上に設けられたアクティ
ブマトリクス液晶パネル）や固体撮像装置において、画
素エレメントとコンパチブルな製造プロセスでスキャン
回路を同一基板上に作り込もうとする場合、次の点が特
に重要なポイントとなる。
型表示装置（例えば、透明基板上に設けられたアクティ
ブマトリクス液晶パネル）や固体撮像装置において、画
素エレメントとコンパチブルな製造プロセスでスキャン
回路を同一基板上に作り込もうとする場合、次の点が特
に重要なポイントとなる。
（＋１ スキャン回路の回路構成を簡単なものとし、
構成素子数を減らすと共に能動領域の面積を減らすこと
。
構成素子数を減らすと共に能動領域の面積を減らすこと
。
（１１） シリコン薄膜（例えば、多結晶シリコン。
アモルファスシリコン等）を用いた薄ＩＩ）ランジスタ
によってクロックバッファーを構成することは駆動能力
の点で困難である。このため必要とされるクロックの数
が少ないことが望ましい。
によってクロックバッファーを構成することは駆動能力
の点で困難である。このため必要とされるクロックの数
が少ないことが望ましい。
本発明は、上述の二点を満足し、画素エレメントと同一
の基板上に構成するのに適したスキャン回路を提供する
ことを目的とする。
の基板上に構成するのに適したスキャン回路を提供する
ことを目的とする。
第１図に示すごとく、少なくとも、クロック信号がゲー
トに入力されるＰ型ＦＫＴ１１と、被転送データがゲー
トに入力されるＰ型ＦＥＴｉ２と為リセット信号がゲー
トに入力されるＮ型ＦＥＴ１３とから成る第１の基本セ
ルと、少なくとも、クロック信号がゲートに入力される
Ｎ型ＦＥＴ１６と、被転送データがゲートに入力される
Ｎ型ＦＥＴ１５と、リセット信号がゲートに入力される
Ｎ型？ＦＸＴ１４とから成る第２の基本セルとを交互に
繰り返したデータ転送回路と、ＩＰＥＴによる論理ゲー
トから成るデコーダ１７〜２１とによりてスキャン回路
を構成する。
トに入力されるＰ型ＦＫＴ１１と、被転送データがゲー
トに入力されるＰ型ＦＥＴｉ２と為リセット信号がゲー
トに入力されるＮ型ＦＥＴ１３とから成る第１の基本セ
ルと、少なくとも、クロック信号がゲートに入力される
Ｎ型ＦＥＴ１６と、被転送データがゲートに入力される
Ｎ型ＦＥＴ１５と、リセット信号がゲートに入力される
Ｎ型？ＦＸＴ１４とから成る第２の基本セルとを交互に
繰り返したデータ転送回路と、ＩＰＥＴによる論理ゲー
トから成るデコーダ１７〜２１とによりてスキャン回路
を構成する。
第１図において、リセット信号によって、各基本セルの
出力２２〜２７は初期状態にリセットされる。次に、被
転送データがクロック信号に同期して転送されることに
よって、各基本セルの出力は初期状態と逆の状態に順次
反転される。更に、デコーダ１７〜２１によって前記各
基本セルの反転エツジを検出してスキャンノくルスを形
成する。
出力２２〜２７は初期状態にリセットされる。次に、被
転送データがクロック信号に同期して転送されることに
よって、各基本セルの出力は初期状態と逆の状態に順次
反転される。更に、デコーダ１７〜２１によって前記各
基本セルの反転エツジを検出してスキャンノくルスを形
成する。
以下、図面に従って本発明の実施例を詳細に説明する。
第１図は（１本発明の詳細な説明するための図であ□る
。同図において、６はデータを転送するためのクロック
信号を入力するクロック信号線、７はスキャン回路を初
期状態にリセットするためのリセット信号を入力するり
セット信号線、８は被転送データ入力端子、９は正電源
線、１０は負電、 源線である。また、クロック信号
がゲートに入力されるＰ型Ｆ’ＦｉＴ１１．被転送デー
タがゲートに入力されるＰ型？ＫＴ１２及びリセット信
号がゲートに入力されるＮ型ＰＫ’ｌ’１３によって第
１の基本セル３０が構成され、同様に、クロック信号が
ゲートに入力されるＮ型ＦＥＴ１６．被転送データがゲ
ートに入力されるＮ型ＦＥＴ１５及びリセット信号がゲ
ートに入力されるＰ型？に’Ｉ’１４によって第２の基
本セル３１が構成される。更に、前記第１の基本セルと
第２の基本セルを交互に繰り返し、各基本セルの出力端
子２２ 、２５ 。
。同図において、６はデータを転送するためのクロック
信号を入力するクロック信号線、７はスキャン回路を初
期状態にリセットするためのリセット信号を入力するり
セット信号線、８は被転送データ入力端子、９は正電源
線、１０は負電、 源線である。また、クロック信号
がゲートに入力されるＰ型Ｆ’ＦｉＴ１１．被転送デー
タがゲートに入力されるＰ型？ＫＴ１２及びリセット信
号がゲートに入力されるＮ型ＰＫ’ｌ’１３によって第
１の基本セル３０が構成され、同様に、クロック信号が
ゲートに入力されるＮ型ＦＥＴ１６．被転送データがゲ
ートに入力されるＮ型ＦＥＴ１５及びリセット信号がゲ
ートに入力されるＰ型？に’Ｉ’１４によって第２の基
本セル３１が構成される。更に、前記第１の基本セルと
第２の基本セルを交互に繰り返し、各基本セルの出力端
子２２ 、２５ 。
２４．２５，２６．２７を＃！１図に示す様にデコーダ
１７．１８．１９，２０．２１の入力端子に接続する。
１７．１８．１９，２０．２１の入力端子に接続する。
デコーダ１７，１９，２１．・・・・・・はＡＮＤゲー
ト、デコーダ１８，２０．・・・・・・はＮＯＲゲート
で構成する。尚、第１図に示す本発明のスキャン回路は
、マ） ＩＪクス型表示装置又は固体撮像装置等の画素
エレメントと同一の基板上に形成されるものであり、前
記Ｐ型ＰＥＴ及びＮ型ＩＦＩＩＣＴは薄膜トランジスタ
（以下、ＴＰＴと略記する。）又は単結晶ＭＯ５ＦＥＴ
である。
ト、デコーダ１８，２０．・・・・・・はＮＯＲゲート
で構成する。尚、第１図に示す本発明のスキャン回路は
、マ） ＩＪクス型表示装置又は固体撮像装置等の画素
エレメントと同一の基板上に形成されるものであり、前
記Ｐ型ＰＥＴ及びＮ型ＩＦＩＩＣＴは薄膜トランジスタ
（以下、ＴＰＴと略記する。）又は単結晶ＭＯ５ＦＥＴ
である。
第３図は、本発明のもう一つの実施例を示した図である
。同図はデコーダとして排他的ＯＲゲー）３２，３３，
３４，３５．３６を用いて構成したスキャン回路である
。
。同図はデコーダとして排他的ＯＲゲー）３２，３３，
３４，３５．３６を用いて構成したスキャン回路である
。
次に、本発明の詳細な説明する。第２図において、３７
はリセット信号、３８は被転送入力データ、３９はクロ
ック信号であり、それぞれ、第１図に示したリセット信
号線７．被転送データ入力端子８．クロック信号１Ｍ６
に印加される。第２図において、４０，４１．４２．４
５．４４は第１図における各基本セルの出力端子２２．
２３゜２４．２５．２６での状態の変化の様子を示した
タイミング図である。時刻４９において前記リセット信
号３７がローレベルに立ち下がることによって、端子２
２，２４．２６はローレベルに、端子２３，２５．２７
はハイレベルに初期設定される。次に、時刻５０におい
て前記被転送入力データ３８がローレベルに立ち下がり
、時刻５１において前記クロック信号３９が立ち下がる
ことによって端子２２の状態はハイレベルに反転する。
はリセット信号、３８は被転送入力データ、３９はクロ
ック信号であり、それぞれ、第１図に示したリセット信
号線７．被転送データ入力端子８．クロック信号１Ｍ６
に印加される。第２図において、４０，４１．４２．４
５．４４は第１図における各基本セルの出力端子２２．
２３゜２４．２５．２６での状態の変化の様子を示した
タイミング図である。時刻４９において前記リセット信
号３７がローレベルに立ち下がることによって、端子２
２，２４．２６はローレベルに、端子２３，２５．２７
はハイレベルに初期設定される。次に、時刻５０におい
て前記被転送入力データ３８がローレベルに立ち下がり
、時刻５１において前記クロック信号３９が立ち下がる
ことによって端子２２の状態はハイレベルに反転する。
更に時刻５２においてクロック信号が立ち上がることに
よりて端子２５の状態はローレベルに反転する。以下、
同様にして、クロック信号３９の立下がり及び立ち上が
りに同期して、端子２４，２５、２６ 、２７ 、・・
・・・・の状態が順次反転する。
よりて端子２５の状態はローレベルに反転する。以下、
同様にして、クロック信号３９の立下がり及び立ち上が
りに同期して、端子２４，２５、２６ 、２７ 、・・
・・・・の状態が順次反転する。
以上の結果、第１図のスキャン回路の出力端子５３．５
４，５６．５７には４５，４６，４７゜４８に示す様に
、スキャンパルスが順次出力される。
４，５６．５７には４５，４６，４７゜４８に示す様に
、スキャンパルスが順次出力される。
第４図は、第３図に示した、スキャン回路の動作を説明
するための図である。第５図において各入力端子６．７
．８には、信号３９，５７．５８が入力される。これは
第１図、第２図に説明したものと全く同様である。各基
本セルの出力端子６５．６４，６５．・・・・・・にお
ける状態の変化も６８．６９，７０．・・°・・・に示
すごとく前述の実施例と同様である。このとき、第３図
において、スキャン回路の出力５８．５９，６０，６１
．６２には第４図の７５．７４，７５．７６に示す様な
為パルス幅が前述の実施例の２倍の出、力パルスが得ら
れる。
するための図である。第５図において各入力端子６．７
．８には、信号３９，５７．５８が入力される。これは
第１図、第２図に説明したものと全く同様である。各基
本セルの出力端子６５．６４，６５．・・・・・・にお
ける状態の変化も６８．６９，７０．・・°・・・に示
すごとく前述の実施例と同様である。このとき、第３図
において、スキャン回路の出力５８．５９，６０，６１
．６２には第４図の７５．７４，７５．７６に示す様な
為パルス幅が前述の実施例の２倍の出、力パルスが得ら
れる。
尚、第１図、第２図及び第３図、第４図において、ＩＦ
ＥＴの’ＰＮを逆にすると共に、電源の正負を逆にし、
更に、クロック信号、リセット信号及び被転送入力デー
タの極性を逆にしても、本発明の主旨に反しないことは
言うまでもない。
ＥＴの’ＰＮを逆にすると共に、電源の正負を逆にし、
更に、クロック信号、リセット信号及び被転送入力デー
タの極性を逆にしても、本発明の主旨に反しないことは
言うまでもない。
次に本発明の応用例について述べる。
第５図は、透明基板上にＴＮＴアレイを設け、液晶を駆
動する様にして成るアクティブマトリクス液晶表示装置
に本発明のスキャン回路を応用した例である。同図にお
いて、画素マトリクス７７は、ＴＦＴ７Ｂ及び液晶セル
フ９等より構成されている。また、８０は本発明のスキ
ャン回路であって、ＴＩＦＴによるアナログスイッチア
レイ８１を順次選択し、画像データを画像データ入力端
子８２から画素マトリクス７７の中に取り込む動作をす
る。一方、８５も本発明のスキャン回路であり、画素マ
トリクス内の走査線８４を順次選択する。ここで、スキ
ャン回路８０及び８５は画素マトリクス７７と同一の基
板上に設けられている。
動する様にして成るアクティブマトリクス液晶表示装置
に本発明のスキャン回路を応用した例である。同図にお
いて、画素マトリクス７７は、ＴＦＴ７Ｂ及び液晶セル
フ９等より構成されている。また、８０は本発明のスキ
ャン回路であって、ＴＩＦＴによるアナログスイッチア
レイ８１を順次選択し、画像データを画像データ入力端
子８２から画素マトリクス７７の中に取り込む動作をす
る。一方、８５も本発明のスキャン回路であり、画素マ
トリクス内の走査線８４を順次選択する。ここで、スキ
ャン回路８０及び８５は画素マトリクス７７と同一の基
板上に設けられている。
第６図は、第５図のアクティブマトリクス基板の断面構
造を示した図である。第６図において、８５は透明基板
、８６は第一層目のシリコン薄膜、８７はゲート絶縁膜
、８８は第二層目のシリ；・ン薄膜、８９は層間絶縁膜
、９０は画素電極及び配線を形成する透明導電膜である
。また、９１は画素マトリクス内のＮ型（Ｐ型）ＴＵＦ
Ｔを示し、９２及び９３はスキャン回路を構成するＰ型
（Ｎ型）ＴＩＰＴ及びＮ型（Ｐ型）ＴＩＦＴを示す。
造を示した図である。第６図において、８５は透明基板
、８６は第一層目のシリコン薄膜、８７はゲート絶縁膜
、８８は第二層目のシリ；・ン薄膜、８９は層間絶縁膜
、９０は画素電極及び配線を形成する透明導電膜である
。また、９１は画素マトリクス内のＮ型（Ｐ型）ＴＵＦ
Ｔを示し、９２及び９３はスキャン回路を構成するＰ型
（Ｎ型）ＴＩＰＴ及びＮ型（Ｐ型）ＴＩＦＴを示す。
〔発明の効果）
本発明のスキャン回路の特長は、デコーダを含めても１
ビット当りの構成素子数がＦＥＴ数にして１０個前後と
極めて少なくて済むこと、及び、データ転送に必要なり
ロック数が１本で済み、反転クロックが不要なことであ
る。
ビット当りの構成素子数がＦＥＴ数にして１０個前後と
極めて少なくて済むこと、及び、データ転送に必要なり
ロック数が１本で済み、反転クロックが不要なことであ
る。
このため、スキャン回路を小面積に形成することができ
、マ） ＩＪクス型表示装置や固体撮像装置の画素エレ
メントと同一の基板内にスキャン回路を作り込む場合に
高い歩留シと低コストを保証することができる。
、マ） ＩＪクス型表示装置や固体撮像装置の画素エレ
メントと同一の基板内にスキャン回路を作り込む場合に
高い歩留シと低コストを保証することができる。
また、クロック数が１本で済むため、駆動能力が乏しく
クロックラインバッファーの作り込みが困難な多結晶シ
リコンアモルファスシリコン等によるＴ？Ｔでスキャン
回路を形成するのに適している。
クロックラインバッファーの作り込みが困難な多結晶シ
リコンアモルファスシリコン等によるＴ？Ｔでスキャン
回路を形成するのに適している。
更に、本発明のスキャン回路のデータ転送回路の動作は
、容ｉｔ（キャパシタ）に電荷を貯えて状態を保持する
ダイナミック動作であるため貫通電流が無く極めて低消
費電力である。
、容ｉｔ（キャパシタ）に電荷を貯えて状態を保持する
ダイナミック動作であるため貫通電流が無く極めて低消
費電力である。
第１図は、本発明の実施例を示した構成図。
第２図は、第１図の実施例の動作を説明するためのスキ
ャン回路のタイミング図。 第３図は、本発明のもう一つの実施例を示した構成図。 第４図は、＃！３図の実施例の動作を説明するためのタ
イミング図。 第５図は、本発明の応用例を示した構成図。 第６図は、第５図の断面図。 第７図（α）、（ｂ）は、従来のスキャン回路図。 以 上
ャン回路のタイミング図。 第３図は、本発明のもう一つの実施例を示した構成図。 第４図は、＃！３図の実施例の動作を説明するためのタ
イミング図。 第５図は、本発明の応用例を示した構成図。 第６図は、第５図の断面図。 第７図（α）、（ｂ）は、従来のスキャン回路図。 以 上
Claims (2)
- （１）ＦＥＴにより構成され、クロック信号に同期して
被転送データを転送するスキャン回路において、 少なくとも、クロック信号がゲートに入力されるＰ型Ｆ
ＥＴと、被転送データがゲートに入力されるＰ型ＦＥＴ
と、リセット信号がゲートに入力されるＮ型ＦＥＴとか
ら成る第１の基本セルと、少なくとも、クロック信号が
ゲートに入力されるＮ型ＦＥＴと、被転送データがゲー
トに入力されるＮ型ＦＥＴと、リセット信号がゲートに
入力されるＰ型ＦＥＴとから成る第２の基本セルとを構
成要素として具備し、前記第１の基本セルと第２の基本
セルとが交互に繰り返されたデータ転送回路から成るこ
とを特徴とするスキャン回路。 - （２）前記Ｐ型ＦＥＴ及びＮ型ＦＥＴは、薄膜トランジ
スタであり、前記スキャン回路は、アクティブマトリク
ス型液晶パネルにおける薄膜トランジスタアレイと同一
の基板上に形成されて成ることを特徴とする特許請求の
範囲第１項記載のスキャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045449A JPS61204690A (ja) | 1985-03-07 | 1985-03-07 | スキヤン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045449A JPS61204690A (ja) | 1985-03-07 | 1985-03-07 | スキヤン回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61204690A true JPS61204690A (ja) | 1986-09-10 |
Family
ID=12719648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60045449A Pending JPS61204690A (ja) | 1985-03-07 | 1985-03-07 | スキヤン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61204690A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995025231A1 (de) * | 1994-03-17 | 1995-09-21 | Chemson Polymer-Additive Gesellschaft M.B.H. | Zusatz zu reibbelagmischungen und damit hergestellte reibbeläge |
-
1985
- 1985-03-07 JP JP60045449A patent/JPS61204690A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995025231A1 (de) * | 1994-03-17 | 1995-09-21 | Chemson Polymer-Additive Gesellschaft M.B.H. | Zusatz zu reibbelagmischungen und damit hergestellte reibbeläge |
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