JPS61204993A - 半導体発光装置 - Google Patents
半導体発光装置Info
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- JPS61204993A JPS61204993A JP4464085A JP4464085A JPS61204993A JP S61204993 A JPS61204993 A JP S61204993A JP 4464085 A JP4464085 A JP 4464085A JP 4464085 A JP4464085 A JP 4464085A JP S61204993 A JPS61204993 A JP S61204993A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔１既要〕
本発明は、特にＩｎＰ／ＩｎＧａＡｓ （Ｐ）系化合物
半導体を材料とする半導体発光装置に於いて、ｐ型Ｉｎ
Ｐ基板を用い、その上に順に成長されたｎ型ＩｎＰ埋め
込み層及びｎ型ＩｎＰ埋め込み層及びｎ型ＩｎＰ埋め込
み層の少なくとも三層で埋め込まれ且つ側面が前記最下
層のｎ型ＩｎＰ埋め込み層と接しているストライブ状の
ｌ ｎＧａＡｓ （Ｐ）活性層を有してなる構成を採る
ことに依り、該１ｎＣ，ａＡｓ （Ｐ）活性層の幅を
狭小化して闇値電流を低下させ、また、リーク電流も低
下させ、併せて、横モードも安定化することを可能にし
たものである。
半導体を材料とする半導体発光装置に於いて、ｐ型Ｉｎ
Ｐ基板を用い、その上に順に成長されたｎ型ＩｎＰ埋め
込み層及びｎ型ＩｎＰ埋め込み層及びｎ型ＩｎＰ埋め込
み層の少なくとも三層で埋め込まれ且つ側面が前記最下
層のｎ型ＩｎＰ埋め込み層と接しているストライブ状の
ｌ ｎＧａＡｓ （Ｐ）活性層を有してなる構成を採る
ことに依り、該１ｎＣ，ａＡｓ （Ｐ）活性層の幅を
狭小化して闇値電流を低下させ、また、リーク電流も低
下させ、併せて、横モードも安定化することを可能にし
たものである。
本発明は、ＩｎＰ／ｒｎＧａＡｓ （Ｐ）系化合物半導
体で構成され、例えば長波長帯の光通信に用いて好適な
半導体発光装置の改良に関する。
体で構成され、例えば長波長帯の光通信に用いて好適な
半導体発光装置の改良に関する。
第３図はＩｎＰ／ＩｎＧａＡｓ （Ｐ）系化合物半導
体を材料とし、低閾値電流化及び高出力化が図られた従
来の半導体発光装置を表す要部切断正面図であり、この
装置は、通常、埋め込み型と呼ばれている。
体を材料とし、低閾値電流化及び高出力化が図られた従
来の半導体発光装置を表す要部切断正面図であり、この
装置は、通常、埋め込み型と呼ばれている。
図に於いて、ｌはｐ型１’ｎＰ基板、２はＩｎＧａＡｓ
（Ｐ）活性層、３はｎ型ＩｎＰクラッド層、４はｎ型Ｉ
ｎＰ埋め込み層、５はｎ型ＩｎＰ埋め込み層をそれぞれ
示している。尚、・ｎ型ＩｎＰ埋め込み層４及びｎ型Ｉ
ｎＰ埋め込み層５は電流阻止層の役割を果している。ま
た、図に於いては電極や保護膜等を省略しである。
（Ｐ）活性層、３はｎ型ＩｎＰクラッド層、４はｎ型Ｉ
ｎＰ埋め込み層、５はｎ型ＩｎＰ埋め込み層をそれぞれ
示している。尚、・ｎ型ＩｎＰ埋め込み層４及びｎ型Ｉ
ｎＰ埋め込み層５は電流阻止層の役割を果している。ま
た、図に於いては電極や保護膜等を省略しである。
この従来例では、リーク電流を低く抑える為、ＩｎＧａ
Ａ、５（Ｐ）活性層２の両側に、抵抗が大きいｎ型１
ｎ Ｐ埋め込め層５を存在させる構成を採っている。
Ａ、５（Ｐ）活性層２の両側に、抵抗が大きいｎ型１
ｎ Ｐ埋め込め層５を存在させる構成を採っている。
従って、１ｎＧａＡｓ（ｒ’）活性層２及びｐ型ＩｎＰ
埋め込み層５の相対位置関係は図示のよ・うになってい
て１、Ｉ ｎＧａＡｓ （Ｐ）活性層２が表面に近い
ところに存在している。
埋め込み層５の相対位置関係は図示のよ・うになってい
て１、Ｉ ｎＧａＡｓ （Ｐ）活性層２が表面に近い
ところに存在している。
（発明が解決しようとする問題点〕
第３図に見られる構成の半導体発光装置では、１ｎＧａ
Ａｓ （Ｐ）活性層２が表面に近いところに存在して
いるので、当然５．活性層２の幅が広くなり、従って、
闇値電流が上昇し、また、横基本モードが多モー・ドに
なり易い欠点がある。
Ａｓ （Ｐ）活性層２が表面に近いところに存在して
いるので、当然５．活性層２の幅が広くなり、従って、
闇値電流が上昇し、また、横基本モードが多モー・ドに
なり易い欠点がある。
本発明は、ＩｎＧａＡｓ （Ｐ）活性層の両側を抵抗
が大きい１′）型ＩｎＰ埋め込み層で埋め込み、しかも
、１ｎＧａＡｓ （Ｐ）活性層の幅が狭くなる構造に
して、闇値電流の上昇や横基本モードの多モード化を抑
止する。
が大きい１′）型ＩｎＰ埋め込み層で埋め込み、しかも
、１ｎＧａＡｓ （Ｐ）活性層の幅が狭くなる構造に
して、闇値電流の上昇や横基本モードの多モード化を抑
止する。
本発明一実施例を解説文る為の図である第１図を借りて
説明する。
説明する。
本発明の岸導体発光装置に於いては、ｐ型Ｉｎ■）基板
１１１に順に形成されたｐ型ＩｎＰ埋め込み層１４古ｎ
型ｆｎＰ埋め込み層Ｉ５とｎ型１ ｎＩ〕埋め込み層１
６の少なくとも三層にて埋め込まれ、しかも、側面が前
記最下層のｐ型［ｎＰ埋め込み層１４と接しているスト
ライブ状のＩ ｎＧａＡｓ（Ｐ）活性層を有してなる構
成を採っている。
１１１に順に形成されたｐ型ＩｎＰ埋め込み層１４古ｎ
型ｆｎＰ埋め込み層Ｉ５とｎ型１ ｎＩ〕埋め込み層１
６の少なくとも三層にて埋め込まれ、しかも、側面が前
記最下層のｐ型［ｎＰ埋め込み層１４と接しているスト
ライブ状のＩ ｎＧａＡｓ（Ｐ）活性層を有してなる構
成を採っている。
Ｃ作用〕
前記のような手段に依るとＩｎＧａＡｓ （Ｐ）活性
Ｊｉ１２の幅を狭小化することができ、その結果、闇値
電流が低下し、また、リーク電流を低下させることもで
き、しかも、横モードは安定になる。
Ｊｉ１２の幅を狭小化することができ、その結果、闇値
電流が低下し、また、リーク電流を低下させることもで
き、しかも、横モードは安定になる。
第１図は本発明一実施例を解説する為の要部切断正面図
である。
である。
図に於いて、１１はｎ型１ ｎ、 Ｐ基板、１２はＩｎ
ＧａＡｓ （Ｐ）活性層、１３はｎ型ＩｎＰクラッド
層、１４はｎ型ＩｎＰ埋め込み層、１５はｎ型ＩｎＰ埋
め込み層、１６はｐ型Ｉｎ、Ｐ埋め込み１層を示してい
る。
ＧａＡｓ （Ｐ）活性層、１３はｎ型ＩｎＰクラッド
層、１４はｎ型ＩｎＰ埋め込み層、１５はｎ型ＩｎＰ埋
め込み層、１６はｐ型Ｉｎ、Ｐ埋め込み１層を示してい
る。
図から判るように、本実施例では、メサ・ストライブ領
域が、ｐ型ＩｎＰ埋め込み層１４とｎ型ＩｎＰ埋め込み
層１５とｎ型ＩｎＰ埋め込み層１Ｇとを順に積層するこ
とに依り、埋め込まれている。
域が、ｐ型ＩｎＰ埋め込み層１４とｎ型ＩｎＰ埋め込み
層１５とｎ型ＩｎＰ埋め込み層１Ｇとを順に積層するこ
とに依り、埋め込まれている。
従って、ＩｎＧａＡｓ （Ｐ）活性［１２は、最下層の
抵抗が大であるｐ型ＩｎＰ埋め込み層１４に接して埋め
込まれた構成を採ることができ、しかも、その幅は狭く
なされている。
抵抗が大であるｐ型ＩｎＰ埋め込み層１４に接して埋め
込まれた構成を採ることができ、しかも、その幅は狭く
なされている。
次に、第１図に見られる実施例を製造する場合について
概略を説明する。
概略を説明する。
（ａ） 液相エピタキシャル成長（ｌｉｑｕｉｄ
ｐｈａｓｅ ｅｐｉｔａｘｙ：ＬＰＥ）法を適用する
ことに依り、面指数（ｌ ＯＱ）であるｐ型ＩｎＰ基板
１１上にｐ型ＩｎＰバッファ層１１′とＩｎＧａＡｓ
（Ｐ）活性層１２とｎ型ＩｎＰクラッド層１１３とを
形成する。
ｐｈａｓｅ ｅｐｉｔａｘｙ：ＬＰＥ）法を適用する
ことに依り、面指数（ｌ ＯＱ）であるｐ型ＩｎＰ基板
１１上にｐ型ＩｎＰバッファ層１１′とＩｎＧａＡｓ
（Ｐ）活性層１２とｎ型ＩｎＰクラッド層１１３とを
形成する。
このときの諸データを挙げると次の通りである。
（１）成長温度
６００（”Ｃ）
（２） メルトの組成
ｐ型ＩｎＰバッファ層１１′の場合
Ｉｎ：ＩｎＰ：Ｚｎ
−＝ｌ （ｇ）：５．５ Ｃｍｇ）：２０ （μｇ〕
ＩｎＧａＡｓＰ活性層工２の場合 Ｉｎ： ＩｎＡｓ ：ＧａＡｓ ： ＩｎＰ＝１ （
ｇ：］ ：４４．３ （ｍｇ）：９．２ （ｍｇ）：
１．５ （ｍｇ） ｎ型１ ｎ、 Ｐクラッド層１３の場合＋ｎ：ＩｎＰ：
Ｓｎ −”Ｉ Ｃｇ）： ５．５ （ｍｇ）： ３０ （ｍ
ｇ）（３）成長時間 ｐ型ＩｎＰバッファ層１１′の場合 ３００〔秒〕 ＩｎＧａＡｓＰ活性層１２の場合 ５〔秒〕 ｎ型ＩｎＰクラッド層１３の場合 ３００〔秒〕 （４）層厚 ｐ型ＩｎＰバッファ層１１’の場合 ２〔μｍ〕 Ｉ ｎＧａＡｓ Ｐ活性層１２の場合 ０．１５（μｍ〕 ｎ型ＩｎＰクラッド層１３の場合 ２〔μｍ〕 世） プラズマＣＶＤ （ｐｌａｓｍａ ｃｈｅｍｉ
ｃａ １ ｖａｐｏｕｒ ｄｅｐｏｓ ｉ ｔ ｔ
ｏｎ）法を適用することに依り、例えば二酸化シリコン
（Ｓｉ０２）膜を形成する。
ＩｎＧａＡｓＰ活性層工２の場合 Ｉｎ： ＩｎＡｓ ：ＧａＡｓ ： ＩｎＰ＝１ （
ｇ：］ ：４４．３ （ｍｇ）：９．２ （ｍｇ）：
１．５ （ｍｇ） ｎ型１ ｎ、 Ｐクラッド層１３の場合＋ｎ：ＩｎＰ：
Ｓｎ −”Ｉ Ｃｇ）： ５．５ （ｍｇ）： ３０ （ｍ
ｇ）（３）成長時間 ｐ型ＩｎＰバッファ層１１′の場合 ３００〔秒〕 ＩｎＧａＡｓＰ活性層１２の場合 ５〔秒〕 ｎ型ＩｎＰクラッド層１３の場合 ３００〔秒〕 （４）層厚 ｐ型ＩｎＰバッファ層１１’の場合 ２〔μｍ〕 Ｉ ｎＧａＡｓ Ｐ活性層１２の場合 ０．１５（μｍ〕 ｎ型ＩｎＰクラッド層１３の場合 ２〔μｍ〕 世） プラズマＣＶＤ （ｐｌａｓｍａ ｃｈｅｍｉ
ｃａ １ ｖａｐｏｕｒ ｄｅｐｏｓ ｉ ｔ ｔ
ｏｎ）法を適用することに依り、例えば二酸化シリコン
（Ｓｉ０２）膜を形成する。
（Ｃ） 通常のフォト・リソグラフィ技術を適用する
ことに依り、二酸化シリコン膜のパターニングを行い、
メサ・ストライプ領域を形成する為のマスクを＜０１１
＞方向に５ 〔μｍ〕の幅で形成する。
ことに依り、二酸化シリコン膜のパターニングを行い、
メサ・ストライプ領域を形成する為のマスクを＜０１１
＞方向に５ 〔μｍ〕の幅で形成する。
（ｄ） 前記二酸化シリコン膜からなるマスクを利用
し、且つ、（臭素士メタノール）をエツチング液とし、
ｎ型ＩｎＰクラッド層１３、ｒ ｎＧａＡｓ （Ｐ）
活性層１２、ｐ型ＩｎＰバッファ層１１’のエツチング
をしてメサ・ストライプ領域を形成する。
し、且つ、（臭素士メタノール）をエツチング液とし、
ｎ型ＩｎＰクラッド層１３、ｒ ｎＧａＡｓ （Ｐ）
活性層１２、ｐ型ＩｎＰバッファ層１１’のエツチング
をしてメサ・ストライプ領域を形成する。
（ｅｌＬＰＥ法を適用することに依り、ｎ型ＩｎＰ埋め
込み層１４、ｎ型ＩｎＰ埋め込み層１５、ｎ型ＩｎＰ埋
め込み層１６を成長させる。
込み層１４、ｎ型ＩｎＰ埋め込み層１５、ｎ型ＩｎＰ埋
め込み層１６を成長させる。
このときの諸データを挙げると次の通りである。
（１１成長温度
６００（’Ｃ）
（２） メルトの組成
ｎ型ＩｎＰ埋め込み層１４の場合
Ｉｎ５ＩｎＰ：Ｃｄ
＝１ （ｇ）：５．５ （ｍｇ）：３００ （８ｇ）ｎ
型ＩｎＰ埋め込み層１５の場合 Ｉｎ：ＩｎＰ：Ｔｅ ＝１ （ｇ）：５．５ （ｍｇ）：６００ （８ｇ）
ｎ型ＩｎＰ埋め込み層１６の場合 Ｉｎ：ＩｎＰ：Ｚｎ ＝１ （ｇ） ： ５．５ （ｍｇ） ： ２
０ （μｇ〕（ｆ） この後、通常の技法を適用す
ることに依り、ｐ側にはＡｕ−Ｚｎ−Ａｕで、ｎ側には
Ａｕ・Ｇｏ−Ａｕでオーミック・コンタクトの電極を形
成し１、共振器波長３００〔μｍ〕で襞間すると、闇値
電流１５（ｍＡ）で横モードが安定な半導体発光装置が
歩留り良く得られる。
型ＩｎＰ埋め込み層１５の場合 Ｉｎ：ＩｎＰ：Ｔｅ ＝１ （ｇ）：５．５ （ｍｇ）：６００ （８ｇ）
ｎ型ＩｎＰ埋め込み層１６の場合 Ｉｎ：ＩｎＰ：Ｚｎ ＝１ （ｇ） ： ５．５ （ｍｇ） ： ２
０ （μｇ〕（ｆ） この後、通常の技法を適用す
ることに依り、ｐ側にはＡｕ−Ｚｎ−Ａｕで、ｎ側には
Ａｕ・Ｇｏ−Ａｕでオーミック・コンタクトの電極を形
成し１、共振器波長３００〔μｍ〕で襞間すると、闇値
電流１５（ｍＡ）で横モードが安定な半導体発光装置が
歩留り良く得られる。
尚、図に見られる破線の矢印はリーク・バスを指示して
いる。
いる。
第２図は本発明に於ける他の実施例の要部切断正面図で
あり、第１図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
あり、第１図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
本実施例が第１図に見られる実施例と相違している点は
、ｎ型ＩｎＰクラッド層１３が薄＜、そして、ｎ型Ｉｎ
Ｐ埋め込み層１５とは接触していないこと、また、全面
に厚いｎ型ＩｎＰクラッド層１７が形成されていて、表
面は平坦になっていることである。
、ｎ型ＩｎＰクラッド層１３が薄＜、そして、ｎ型Ｉｎ
Ｐ埋め込み層１５とは接触していないこと、また、全面
に厚いｎ型ＩｎＰクラッド層１７が形成されていて、表
面は平坦になっていることである。
このように、ｎ型ＩｎＰクラッド層１３とｎ型ＩｎＰ埋
め込み層１５が分離されているとリーク電流は一層少な
くなる。
め込み層１５が分離されているとリーク電流は一層少な
くなる。
尚、本実施例で、メサ・ストライプ領域を形成した後、
各ＩｎＰ埋め込み層１４乃至１６を成長させる場合、各
メルトの一過冷却度が小さい為、メサ・ストライプ領域
の表面には成長せず、また、これ等各層も電流阻止層と
しての役割を果たすものであることは云うまでもない。
各ＩｎＰ埋め込み層１４乃至１６を成長させる場合、各
メルトの一過冷却度が小さい為、メサ・ストライプ領域
の表面には成長せず、また、これ等各層も電流阻止層と
しての役割を果たすものであることは云うまでもない。
〔発明の効果）
本発明の半導体発光装置では、ストライプ状の夏ｎＧａ
Ａｓ （Ｐ）活性層が、ｎ型ＩｎＰ埋め込み層とｎ型
！ｎＰ埋め込み層とｎ型ＩｎＰ埋め込２−み層の三層に
依って埋め込まれ、しかも、その側面は最下層にあり且
つ抵抗が大きいｎ型ＩｎＰ埋め込み層に接しているので
、ストライプの幅は狭小化され、従って、闇値電流は低
（抑えられ、また、リーク電流も低減され、横モードも
安定化され、製造歩留りは向上する。
Ａｓ （Ｐ）活性層が、ｎ型ＩｎＰ埋め込み層とｎ型
！ｎＰ埋め込み層とｎ型ＩｎＰ埋め込２−み層の三層に
依って埋め込まれ、しかも、その側面は最下層にあり且
つ抵抗が大きいｎ型ＩｎＰ埋め込み層に接しているので
、ストライプの幅は狭小化され、従って、闇値電流は低
（抑えられ、また、リーク電流も低減され、横モードも
安定化され、製造歩留りは向上する。
第１図は本発明−実旅例を解説むる為の崖Ｗ体発尤装置
の要部切断正面図、第２図は本発明の他の実施例を解説
Ｊる為の半導体発光装置の要部切断正面図、第３図は従
来例の要部切断正面図をそれぞれ表している。 図に於いて、１１はｐ型１ ｎ ｐ５仮、１ｍはｐ型Ｉ
ｒＩＰハソファ層、１２はＩｎＧａＡｓ （Ｐ）活性層
、１３はｎ型［ｒｘ Ｐクラッド層、１４はｐＡｌｌｏ
［）埋め込み層、１５はｎ型１ ｎＰ埋め込み層、１Ｇ
はｐ 型１１’ｉ Ｐ埋め込み層、１７ばｎ型１ｎ［）
クラ７１−面金それぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 本発明一実施例の要部切断正面図 第１図 本光明−実施例の要部切断正面図 第２図 従来例の要部切断正面図 第３図
の要部切断正面図、第２図は本発明の他の実施例を解説
Ｊる為の半導体発光装置の要部切断正面図、第３図は従
来例の要部切断正面図をそれぞれ表している。 図に於いて、１１はｐ型１ ｎ ｐ５仮、１ｍはｐ型Ｉ
ｒＩＰハソファ層、１２はＩｎＧａＡｓ （Ｐ）活性層
、１３はｎ型［ｒｘ Ｐクラッド層、１４はｐＡｌｌｏ
［）埋め込み層、１５はｎ型１ ｎＰ埋め込み層、１Ｇ
はｐ 型１１’ｉ Ｐ埋め込み層、１７ばｎ型１ｎ［）
クラ７１−面金それぞれ示している。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 本発明一実施例の要部切断正面図 第１図 本光明−実施例の要部切断正面図 第２図 従来例の要部切断正面図 第３図
Claims (1)
- ｐ型ＩｎＰ基板上に順に形成されたｐ型ＩｎＰ埋め込み
層とｎ型ＩｎＰ埋め込み層とｐ型ＩｎＰ埋め込み層の少
なくとも三層にて埋め込まれ且つ側面が前記最下層のｐ
型ＩｎＰ埋め込み層と接しているストライプ状のＩｎＧ
ａＡｓ（Ｐ）活性層を有してなる半導体発光装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4464085A JPS61204993A (ja) | 1985-03-08 | 1985-03-08 | 半導体発光装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4464085A JPS61204993A (ja) | 1985-03-08 | 1985-03-08 | 半導体発光装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61204993A true JPS61204993A (ja) | 1986-09-11 |
Family
ID=12697027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4464085A Pending JPS61204993A (ja) | 1985-03-08 | 1985-03-08 | 半導体発光装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61204993A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61284987A (ja) * | 1985-06-10 | 1986-12-15 | Sharp Corp | 半導体レ−ザ素子 |
| JPS63150985A (ja) * | 1986-12-15 | 1988-06-23 | Sharp Corp | 半導体レ−ザ |
| JPS63169088A (ja) * | 1987-01-06 | 1988-07-13 | Fujikura Ltd | 半導体レ−ザ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200584A (ja) * | 1982-05-18 | 1983-11-22 | Fujitsu Ltd | 半導体発光装置 |
| JPS61190993A (ja) * | 1985-02-19 | 1986-08-25 | Sharp Corp | 半導体レ−ザ素子の製造方法 |
-
1985
- 1985-03-08 JP JP4464085A patent/JPS61204993A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200584A (ja) * | 1982-05-18 | 1983-11-22 | Fujitsu Ltd | 半導体発光装置 |
| JPS61190993A (ja) * | 1985-02-19 | 1986-08-25 | Sharp Corp | 半導体レ−ザ素子の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61284987A (ja) * | 1985-06-10 | 1986-12-15 | Sharp Corp | 半導体レ−ザ素子 |
| JPS63150985A (ja) * | 1986-12-15 | 1988-06-23 | Sharp Corp | 半導体レ−ザ |
| JPS63169088A (ja) * | 1987-01-06 | 1988-07-13 | Fujikura Ltd | 半導体レ−ザ |
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