JPS6120891B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はデイジタル機器、特にデイジタル・ワ
ード・レコグナイザに関する。

集積回路（IC）の発達により、種々の産業に
おいて、特にデイジタル技術を用いて機器の制御
が盛んに行なわれるようになつた。デイジタル・
コンピユータはIC技術を用いたデイジタル機器
の好例である。種々のデイジタル機器の発達に伴
い、これらの機器の設計及び故障修理を目的とす
る種々のデイジタル・サービス機器が発達した。

設計や故障修理の際のデイジタル信号の波形観
測は、以下に述べる理由により、アナログ信号の
場合に比べ複雑である。即ち、デイジタル信号は
一般に非周期で且つ相互に異つた時間関係を有す
る多数の信号が同時に発生し、異なつた論理回
路、例えばTTL（トランジスタ・トランジス
タ・ロジツク）．ECL（エミツタ結合ロジツ
ク）、CMOS（相補型金属酸化被膜半導体）等の
論理回路、では夫々論理レベルが異なるからであ
る。更に、論理エラーが種々の原因により間欠的
に生ずるということも一因である。

ところで、一般にワード・レコグナイザ（以下
WRと略す）として知られているデイジタル機器
は、種々のデイジタル装置の保守に広く利用され
ている。WRは、印加された複数のデイジタル入
力信号が予め選択された入力信号の組合せに合致
した場合に出力パルスを発生するものである。
尚、入力信号の組合せの選択はWRに設けられた
複数のスイツチによつて行なわれ、出力パルスは
ロジツク・アナライザやオシロスコープ等の保守
機器にトリガ信号として印加される。

本発明の実施例を説明する前に、従来のWRの
一例を第１図のブロツク図を参照して説明する。
第１図のWRは、入力端子１，２，３，…，ｎに
印加された入力信号を夫々閾値Ｖ_thと比較し、
ECL信号を出力する比較器C₁，C₂，C₃，…，Ｃ_o
と、論理低レベル「L₀」、論理高レベル「Hi」又
は論理レベルの無視「Ｘ」を選択するスイツチ
S₁，S₂，S₃，…，Ｓ_oと、ECLアンド・ゲート
ANDと、ECL―TTL変換器CONVと、出力端子
OUTとから構成されている。比較器C₁〜Ｃ_oに印
加される閾値Ｖ_thの値は、所望の論理組合せを選
択するために、独立して変えることができる。な
お、デイジタル保守機器は一般にTTL信号を受
けるので、ECL―TTL変換器CONVを設けてい
る。

デイジタル装置のビツト数は装置によつて異な
り、複雑で高速の装置では一般にビツト数が多い
ので、汎用WRは通常は使用されない多量のビツ
ト処理機能を有しなければならない。したがつ
て、このような汎用WRは経済的見地から実用的
でないので、WRのビツト数を１ユニツト当り適
当な値、例えば８ビツトに限定し、ビツト数の多
い装置と共に使用する場合には複数のユニツトを
直列接続することが一般に行なわれている。しか
し、このように、各ユニツトのトリガ出力パルス
を拡張信号として用いる従来の方法では、TTL
レベルに変換する際の遅延が無視できないので、
動作周波数が低く抑えられるという欠点がある。

したがつて、本発明の目的は、ECLレベルで
ビツトの拡大を行なうことにより従来のWRで問
題となつていた遅延を回避するものである。

本発明の他の目的は多入力端を有し、アンド、
ナンド、オア或いはノアゲートを構成し得る動作
周波数の高いWRを提供することである。

以下、本発明の実施例の構成及び動作を添付の
図面に基づいて説明するが、本明細書に挙げた実
施例は単なる例示であり、本発明を限定するもの
ではない。

第２図は、本発明に係るビツト拡大回路を有す
るWR１０の要部の簡単なブロツク図であり、本
実施例のWRユニツトは18ビツトである。第１及
び第２の９チヤンネル・データが夫々第１及び第
２比較器／選択回路１１Ａ，１１Ｂに印加され
る。この第１及び第２比較器／選択回路１１Ａ，
１１Ｂは夫々、例えば第１図の比較器Ｃ、選択ス
イツチＳ及びアンド・ゲートANDから構成され
ている。第１及び第２比較器／選択回路１１Ａ，
１１Ｂの出力端は、夫々WR部分のECLノア・ゲ
ート１２の入力端１，２、更にビツト拡大部分の
ECLノア・ゲート１３の入力端１，２に接続し
ている。ゲート１２，１３の夫々の入力端３は
EXP INとした入力端子１４に接続し、入力端
１，２，３は終端抵抗器Ｒ_Tを介して適当な電源
（図示せず）に接続し一定電圧Ｖ_TTに維持されて
いる。ゲート１２の出力端はECL―TTL変換器
１５を介して出力端子１６（TTL TRIG
OUT）に接続し、ゲート１３の出力端はECLラ
イン駆動回路１７を介して出力端子１８（EXP
OUT）に接続している。尚、ゲート１３の出力
端は終端抵抗器Ｒ_Tを介して適当な電源（図示せ
ず）に接続し、その電圧はＶ_TTに維持されてい
る。

第２図の実施例の動作を以下に述べる。第１及
び第２比較器／選択回路１１Ａ，１１Ｂに印加さ
れるデータが、第１及び第２比較器／選択回路１
１Ａ，１１Ｂ内のワード選択スイツチ（図示せ
ず）で選択された論理組合せと一致すれば、論理
低レベル「L₀」を出力する。ゲート１２，１３
の出力が低レベルから高レベルに変化するために
は、ゲート１２，１３への入力が総て低レベルに
ならなければならない。しかし、入力端子１４に
入力がないとすれば、入力端子１，２への論理レ
ベルが共に低レベルになるとゲート１２，１３の
出力は高レベルに変化するが、入力端子１４にビ
ツト拡大信号が印加されるのであれば、このビツ
ト拡大信号も低レベルにならなければゲート１
２，１３の出力は高レベルに変化しない。即ち、
18チヤンネルのデータが予め設定された論理組合
せと一致し且つビツト拡大信号が同時に低レベル
になつた場合にのみ出力端子１６，１８から出力
パルスが発生することが判る。しかし、出力端子
１６の出力はECL―TTL変換回路のために可成
り遅延するが、出力端子１８の出力（即ち、ビツ
ト拡大信号）は極く僅かしか遅延しないことに留
意されたい。

上記のビツト拡大信号について第３図を参照し
て本発明の一実施例を説明する。第３図は直列接
続した３個のWRユニツト１０Ａ，１０Ｂ，１０
Ｃを用いた54ビツトのWRのブロツク図である。
WRユニツト１０Ａ〜１０Ｃの各々は第２図に示
したWRと同一であり、第３図の端子（１４Ｂ，
１４Ｃ）、１６Ｃ，（１８Ａ，１８Ｂ）は夫々第２
図の出力端子１４，１６，１８に相当する。第１
の18ビツト・データが第１ユニツト１０Ａの入力
端に印加される。第１ユニツト１０Ａの入力端子
１４（第２図参照）には信号は印加されず、出力
端子１８Ａは第２ユニツト１０Ｂの入力端子１４
Ｂに接続している。第２の18ビツト・データが第
２ユニツト１０Ｂの入力端に印加される。第２ユ
ニツト１０Ｂの出力端１８Ｂは第３ユニツト１０
Ｃの入力端子１４Ｃに接続している。第３ユニツ
ト１０Ｃの入力端には第３の18ビツト・データが
印加され、出力端子１６Ｃからの出力パルスが54
ビツトの論理組合せ一致出力信号（即ち、ワー
ド・レコグニシヨン出力）として利用される。

つまり、第１ユニツト１０Ａは、印加された18
チヤンネルのデータが選択された論理組合せと一
致すれば出力端子１８Ａに出力を生じ、第２ユニ
ツト１０Ｂは第１及び第２ユニツト１０Ａ，１０
Ｂへの36チヤンネルのデータが選択された論理組
合せを一致すれば出力端子１８Ｂに出力を生じ、
第３ユニツト１０Ｃは第１〜第３ユニツトへの54
チヤンネルのデータが選択された論理組合せと一
致すれば出力端子１６Ｃに論理組合せ一致信号を
出力する。

以上説明したように、ECLレベルでのビツト
拡大によつて信号伝播遅延は最小となり、各ユニ
ツトが50MHz以上の高速で動作するWRを得るこ
とができる。本発明の他の実施例として、第３図
のブロツクにWRユニツト１個を追加すれば、
15MHz又はそれ以上のクロツク周波数で72チヤン
ネルのデータの論理組合せを判定することが可能
である。尚、２個以上のWRユニツトを追加して
更に多くのチヤンネル・データの論理組合せ判定
も可能なことは当然である。第３図において、各
ユニツト間の接続は、例えば50Ωの同軸ケーブル
で行えばよい。

第４図は、第２図に示した本発明の実施例の一
変形の要部を示すブロツク図である。第４図の実
施例は、第２図の第１ゲート１２を相補型の出力
端を有するECLゲート１２′で置換し、ゲート１
２′とECL―TTL変換器１５の間に位相反転スイ
ツチ１９を挿入したものである。

第４図のブロツク図において、論理組合せが一
致すると、ゲート１２′への多入力の論理レベル
の総てが低レベルとなり、ゲート１２′の上側及
び下側の出力端の出力は夫々論理低及び高レベル
となる。位相反転スイツチ１９が図示の位置にあ
る通常の場合には、ECL―TTL変換器１５の反
転入力端及び非反転入力端に印加される入力の論
理レベルは、夫々低及び高レベルとなる。したが
つて、出力端子１６からは立上りのTTL信号パ
ルスが発生する。一方、スイツチ１９が上記の通
常状態から切換わると、ECL―TTL変換器の出
力は、論理組合せが一致する前後で、論理高レベ
ルとなり、一致している間は論理低レベルとな
る。したがつて、出力端子１６から立下りの
TTL信号パルスが発生する。

以上説明したように、WRの基本的な機能は、
複数の入力データが選択された論理組合せと一致
したときに他の回路や機器にトリガ信号を印加す
ることであるが、特に第４図の位相反転スイツチ
１９を用いることによつて、操作者が簡単にトリ
ガ出力の位相を反転できるので、立下り又は立下
りのトリガ・パルスの何れかに特定された機器と
共に使用するWRとして第４図の実施例は好適で
ある。即ち、スイツチ１９を設けることによつ
て、WRの応用面を広げることができる。このよ
うに、本発明によればECLレベルでビツト拡大
を行う回路を設けたことによつて信号の遅延を最
小にすることができるので、ビツト数の少ない複
数のWRユニツトを直列接続して多量のビツトの
論理組合せの一致の判断を高速で行うWRを得る
ことが可能である。更に、位相反転スイツチの使
用によつて、このWRを多入力のアンド、ナン
ド、オア或いはノアゲートとなしてWRの幅広い
利用が可能である。

本願発明は、複数のワード・レコグナイザを順
次接続したものであり、第１ワード・レコグナイ
ザに供給された入力データが所定ワードと一致す
るときのみ第１ワード・レコグナイザから出力信
号が得られる。又、次段の第２ワード・レコグナ
イザの出力端子からは、第１及び第２ワード・レ
コグナイザに夫々供給された入力データが夫々の
所定ワードと同時に一致する場合にのみ、出力信
号が得られる。更に、３段目の第３ワード・レコ
グナイザの出力端子からは、第１，第２及び第３
ワード・レコグナイザに夫々供給された入力デー
タが夫々の所定ワードと同時に一致したときにの
み出力信号が得られる。即ち、各ワード・レコグ
ナイザの第１出力端子の出力により、種々の組合
せのワードが入力データとして供給されたことを
簡単に検出できると共に、第２出力端子を拡張用
に利用して従来のワード・レコグナイザで問題と
なつていた遅延を解消し且つ動作周波数の高いワ
ード・レコグナイザを実現できるという効果を有
する。

以上本発明の好適な実施例について説明した
が、上述の実施例の変更及び変形は当業者にとつ
て容易である。

【図面の簡単な説明】

第１図は従来のワード・レコグナイザのブロツ
ク図、第２図は本発明に係るワード・レコグナイ
ザの簡単なブロツク図、第３図は多量のビツトの
ワード・レコグニシヨンを行うために第２図に示
すワード・レコグナイザを直列接続した本発明の
実施例を示すブロツク図、第４図は第２図の実施
例の一変形の要部を示すブロツク図である。 １１Ａ，１１Ｂ…ワード選択回路、１２…
ECLゲート、１５…ECL―TTL変換器、１７…
ECLライン変換器。

Claims (1)

1. 【特許請求の範囲】 １ 複数ビツトの入力データが、選択されたデイ
   ジタル・ワードと一致するときにECL信号の所
   定論理レベルを出力するワード選択回路と、一方
   の入力端で上記ワード選択回路の出力論理レベル
   を夫々受ける第１及び第2ECLゲートと、該第１
   及び第2ECLゲートの他方の入力端に接続された
   補助入力端子と、上記第1ECLゲートの出力論理
   レベルを受けるECL―TTL変換器と、該ECL―
   TTL変換器の出力論理レベルを受ける第１出力
   端子と、上記第2ECLゲートの出力論理レベルを
   受ける第２出力端子とを夫々有する少なくとも第
   １及び第２ワード・レコグナイザを具え、 該ワード・レコグナイザの夫々に設けた上記ワ
   ード選択回路の出力論理レベル及び上記補助入力
   端子に供給された信号の論理レベルが所定論理レ
   ベル組合せのとき、上記出力端子からTTL信号
   の所定論理レベルを出力し且つ上記第２出力端子
   からECL信号の所定論理レベルを出力し、上記
   第１ワード・レコグナイザの上記第２出力端子を
   上記第２ワード・レコグナイザの上記補助入力端
   子に接続し、上記第１及び第２ワード・レコグナ
   イザに供給された上記入力データが上記選択され
   たデイジタル・ワードと夫々一致するとき、上記
   第２ワード・レコグナイザの上記第１及び第２出
   力端子から所定論理レベルを得ることを特徴とす
   るデイジタル機器。