JPS61210652A - 集積回路の検査方法 - Google Patents
集積回路の検査方法Info
- Publication number
- JPS61210652A JPS61210652A JP60050388A JP5038885A JPS61210652A JP S61210652 A JPS61210652 A JP S61210652A JP 60050388 A JP60050388 A JP 60050388A JP 5038885 A JP5038885 A JP 5038885A JP S61210652 A JPS61210652 A JP S61210652A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- integrated circuit
- chips
- inspected
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野］
本発明は集積回路の検査方法に係り、特に種類を識別す
るためだけの回路を持たない複数種類の集積回路チップ
を順次検査する方法に関する。
るためだけの回路を持たない複数種類の集積回路チップ
を順次検査する方法に関する。
［従来技術］
少量多種類の集積回路を生産又は試作する場合は、一般
にマルチ・プロジェクト方式か用いられている。マルチ
・プロジェクト方式は、半導体プロセスが同一の時、１
枚の半導体ウェハに多種類ノ集積回路チップをパターニ
ングによって作製する方法である。この場合、チップサ
イズ、ポンディング番パッドの数およびそれらの配置は
同一にしておく。
にマルチ・プロジェクト方式か用いられている。マルチ
・プロジェクト方式は、半導体プロセスが同一の時、１
枚の半導体ウェハに多種類ノ集積回路チップをパターニ
ングによって作製する方法である。この場合、チップサ
イズ、ポンディング番パッドの数およびそれらの配置は
同一にしておく。
第４図は、半導体ウェハの模式的平面図である。同図に
おいて、ウェハ１には、マルチ・プロジェクト方式によ
って、たとえば４種類の集積回路チップＡ、Ｂ、Ｃおよ
びＤが形成されている。
おいて、ウェハ１には、マルチ・プロジェクト方式によ
って、たとえば４種類の集積回路チップＡ、Ｂ、Ｃおよ
びＤが形成されている。
このような多種類のチウプを検査する場合には、ＩＣテ
スタとオートプローバを用いて、ウェハ１上に形成され
た数十〜数百個のチップを一種類のチップごとに走査し
て測定し、良品か不良品かを判別している。そのために
、４種類のチップを検査するには、ＩＣテスタのプログ
ラムを４木用意し、４回走査する必要がある。
スタとオートプローバを用いて、ウェハ１上に形成され
た数十〜数百個のチップを一種類のチップごとに走査し
て測定し、良品か不良品かを判別している。そのために
、４種類のチップを検査するには、ＩＣテスタのプログ
ラムを４木用意し、４回走査する必要がある。
第５図は、従来の集積回路の検査方法の一例を示すフロ
ーチャー１・である。
ーチャー１・である。
同図において、５ＴＩ−９Ｔ４は各々チップＡ〜チ、プ
Ｄの検査ステップを示している。まず、ＩＣテスタにチ
ップＡのテストΦプログラムをロードし、ブロー八を調
整した後、ロードしたプログラムによって全てのチップ
Ａを走査し、順次検査する。
Ｄの検査ステップを示している。まず、ＩＣテスタにチ
ップＡのテストΦプログラムをロードし、ブロー八を調
整した後、ロードしたプログラムによって全てのチップ
Ａを走査し、順次検査する。
チップＡの検査を終了すると、ＩＣテスタにチップＢの
テスト・プログラムをロードして全てのチップＢを走査
し、以下同様にして、全てのチップＣ、チップＤの走査
を行う。
テスト・プログラムをロードして全てのチップＢを走査
し、以下同様にして、全てのチップＣ、チップＤの走査
を行う。
［発明が解決しようとする問題点］
しかしながら、従来の集積回路の検査方法では、１枚の
ウェハに対してチップの種類数だけプロー／＜調整、プ
ログラム・ロードおよび走査を繰返す必要があり、検査
工程が複雑化するという問題点を有していた。
ウェハに対してチップの種類数だけプロー／＜調整、プ
ログラム・ロードおよび走査を繰返す必要があり、検査
工程が複雑化するという問題点を有していた。
［問題点を解決するための手段１
本発明による集積回路の検査方法は、識別するためだけ
の回路を持たない複数の集積回路チップを走査しながら
順次検査する方法において、前記集積回路チップにおけ
る端子間の電気的特性が異なっていることを利用して集
積回路チップを識別するステップと、該識別された集積
回路チップを検査するステップと、を設けたことを特徴
とする。
の回路を持たない複数の集積回路チップを走査しながら
順次検査する方法において、前記集積回路チップにおけ
る端子間の電気的特性が異なっていることを利用して集
積回路チップを識別するステップと、該識別された集積
回路チップを検査するステップと、を設けたことを特徴
とする。
［作用］
複数種類の集積回路チップを識別するステップを設ける
ことで、プローバ調整、プログラムの設定変更および走
査回数を１回だけにすることができ、検査工程の大幅な
簡略化を達成できる。
ことで、プローバ調整、プログラムの設定変更および走
査回数を１回だけにすることができ、検査工程の大幅な
簡略化を達成できる。
［実施例］
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図は、本発明による集積回路の検査方法の一実施例
を示すフローチャー１・である。ただし、ここでは、第
４図に示すようなマルチ・プロジェクト方式で作製され
た４種類の集積回路チップＡ。
を示すフローチャー１・である。ただし、ここでは、第
４図に示すようなマルチ・プロジェクト方式で作製され
た４種類の集積回路チップＡ。
Ｂ、Ｃ，Ｄを検査する場合を一例として示す。
第１図において、まず、４種類の集積回路チップＡ、Ｂ
、Ｃ，＋３の全テストｅプログラムをＩＣテスタにロー
ドしく５ＴＩＩ）、ブロー八のアライメントを行う（Ｓ
Ｔ１２）。
、Ｃ，＋３の全テストｅプログラムをＩＣテスタにロー
ドしく５ＴＩＩ）、ブロー八のアライメントを行う（Ｓ
Ｔ１２）。
次に、検査対象となるチップがどの種類のチップである
かを識別しく５Ｔ１３）、識別された種類のテスト・ブ
ロクラムによって当該チップのテストが行われ、そのテ
ストが終了すると、次のチップへ移動する。
かを識別しく５Ｔ１３）、識別された種類のテスト・ブ
ロクラムによって当該チップのテストが行われ、そのテ
ストが終了すると、次のチップへ移動する。
次に、ウェハｌの全てのチップの検査が終了したか否か
を判断する（ＳＴ１４）。検査が全て終Ｙしていなけれ
ば（ＳＴ１４のＮ）、新しいチップの種類を識別しく５
Ｔ１３）、以下同様にして検査ステップを繰返してチッ
プを順次検査して行く。そして、ウェハ１に形成された
全てのチップが検査されると（ＳＴ１４のＹ）、検査工
程をストップする。
を判断する（ＳＴ１４）。検査が全て終Ｙしていなけれ
ば（ＳＴ１４のＮ）、新しいチップの種類を識別しく５
Ｔ１３）、以下同様にして検査ステップを繰返してチッ
プを順次検査して行く。そして、ウェハ１に形成された
全てのチップが検査されると（ＳＴ１４のＹ）、検査工
程をストップする。
このようにして、チップを順次走査するとともに、その
都度検査するために、テスト・プログラムのロード、ブ
ロー八のアライメントおよび走査回数を１回にすること
ができ、検査工程を大幅に簡略化することができる。
都度検査するために、テスト・プログラムのロード、ブ
ロー八のアライメントおよび走査回数を１回にすること
ができ、検査工程を大幅に簡略化することができる。
第２図は、本実施例におけるチップ識別ステップの説明
図であり、第３図（Ａ）〜（Ｄ）は、電気チェックの一
例を示す等価回路図である。
図であり、第３図（Ａ）〜（Ｄ）は、電気チェックの一
例を示す等価回路図である。
チップの種類は、各種類（Ａ、Ｂ、Ｇ、Ｄ）に対応する
電気チェックａ、ｂ、ｃ、ｄとその判定結果によって識
別される。
電気チェックａ、ｂ、ｃ、ｄとその判定結果によって識
別される。
電気チェックａ、ｂ、ｃ、ｄは、第３図（Ａ）〜（Ｄ）
に示すように、あるチップに対して、その内部のトラン
ジスタのコレクタ・エミッタ間飽和電圧Ｖｃｅを測定す
ることにより行われる。
に示すように、あるチップに対して、その内部のトラン
ジスタのコレクタ・エミッタ間飽和電圧Ｖｃｅを測定す
ることにより行われる。
第３図（Ａ）に示す電気チェックａは、検査対象である
チップの端子Ｔ２を接地し、端子７１Ｂに電流１１６＝
１０月Ａ、端子Ｔ１５に電流Ｉ １５ ＝ １００川Ａ
をそれぞれ流 した時の端子Ｔ１５の電圧を測定する。
チップの端子Ｔ２を接地し、端子７１Ｂに電流１１６＝
１０月Ａ、端子Ｔ１５に電流Ｉ １５ ＝ １００川Ａ
をそれぞれ流 した時の端子Ｔ１５の電圧を測定する。
電気チェックａにおいて、端子Ｔ１５の電圧が所定の値
となるのは検査対象であるチップがチップＡである時の
みである。したがって、端子Ｔ１５の電圧によって検査
対象であるチップがチップＡであるか否かを判定するこ
とができ、チップ＾であれば（ＰＡＳＳ）、メモリにそ
の結果ａ＝１を、チップＡでなければ（ＦＡＩＬ）、ａ
＝０を格納する。
となるのは検査対象であるチップがチップＡである時の
みである。したがって、端子Ｔ１５の電圧によって検査
対象であるチップがチップＡであるか否かを判定するこ
とができ、チップ＾であれば（ＰＡＳＳ）、メモリにそ
の結果ａ＝１を、チップＡでなければ（ＦＡＩＬ）、ａ
＝０を格納する。
これと同様に、第３図（Ｂ）に示す電気チェックｂは、
検査対象であるチップの端子Ｔ１Ｂを接地し、端子Ｔ１
に電流１１ ＝１０ｐＬＡ 、端子Ｔ２に電流Ｉ２ ＝
１００ 、Ａをそれぞれ流した時の端子Ｔ２の電圧を１
１１１１定する。第３図（Ｃ）に示す電気チェックＣは
、検査対象であるチップの端子Ｔ３を接地し、端子Ｔ２
に電流Ｉ２ ＝ＩＯｐＬＡ 、端子Ｔ１に電流１１＝１
００ 、Ａをそれぞれ流した時の端子Ｔ１の電圧を測定
する。第３図（Ｄ）、に示す電気チェックｄは、検査対
象であるチップの端子Ｔ１を接地し、端子Ｔ２に電流Ｉ
２ ＝］０ｐＬＡ 、端子Ｔ３に電流ｌ３＝１００川Ａ
をそれぞれ流した時の端子Ｔ３の電圧を測定する。
検査対象であるチップの端子Ｔ１Ｂを接地し、端子Ｔ１
に電流１１ ＝１０ｐＬＡ 、端子Ｔ２に電流Ｉ２ ＝
１００ 、Ａをそれぞれ流した時の端子Ｔ２の電圧を１
１１１１定する。第３図（Ｃ）に示す電気チェックＣは
、検査対象であるチップの端子Ｔ３を接地し、端子Ｔ２
に電流Ｉ２ ＝ＩＯｐＬＡ 、端子Ｔ１に電流１１＝１
００ 、Ａをそれぞれ流した時の端子Ｔ１の電圧を測定
する。第３図（Ｄ）、に示す電気チェックｄは、検査対
象であるチップの端子Ｔ１を接地し、端子Ｔ２に電流Ｉ
２ ＝］０ｐＬＡ 、端子Ｔ３に電流ｌ３＝１００川Ａ
をそれぞれ流した時の端子Ｔ３の電圧を測定する。
そして、各電気チェックｂ、ｃ、ｄにおいて、検査対象
であるチップがチップＢ、チップＣ又はチップＤである
時、判定結果１をメモリに格納し、その他の場合は０を
格納する。
であるチップがチップＢ、チップＣ又はチップＤである
時、判定結果１をメモリに格納し、その他の場合は０を
格納する。
このように電気チェックａ、ｂ、ｃ、ｄおよび各判定ス
テップを経た後、第２図に示すように、メモリの格納内
容ａ、ｂ、ｃ、ｄによって当該検査対象であるチップを
識別する。
テップを経た後、第２図に示すように、メモリの格納内
容ａ、ｂ、ｃ、ｄによって当該検査対象であるチップを
識別する。
なお、各電気チェックでの使用電源の電圧は十分に低い
電圧（ここでは１ｖ程度）として、チップ内トランジス
タの破壊を防１にすることは言うまでもない。
電圧（ここでは１ｖ程度）として、チップ内トランジス
タの破壊を防１にすることは言うまでもない。
また、本実施例では、コレクタ・エミッタ間飽和電圧を
測定して識別を行ったが、勿論これに限定されるもので
はなく、ウェハに形成された集積回路チップを識別でき
る電気的指標であればよいことは明らかである。たとえ
ば、ダイオードのじゅ方向又は逆方向電圧、あるいは単
に抵抗の高低の測定であってもよい。
測定して識別を行ったが、勿論これに限定されるもので
はなく、ウェハに形成された集積回路チップを識別でき
る電気的指標であればよいことは明らかである。たとえ
ば、ダイオードのじゅ方向又は逆方向電圧、あるいは単
に抵抗の高低の測定であってもよい。
また、本発明は、半導体ウェハに形成された集積回路チ
ップだけではなく、複数種類のチップを有するパッケー
ジであっても適用可能である。
ップだけではなく、複数種類のチップを有するパッケー
ジであっても適用可能である。
［発明の効果］
以上詳細に説明したように、本発明による集積回路の検
査方法は、複数種類の集積回路チップを識別するステッ
プを設けることで、チップの種類を識別する回路をチッ
プ内に設けることなく検査工程を時間的に短縮でき、ま
た大幅に簡略化することができる。
査方法は、複数種類の集積回路チップを識別するステッ
プを設けることで、チップの種類を識別する回路をチッ
プ内に設けることなく検査工程を時間的に短縮でき、ま
た大幅に簡略化することができる。
また、集積回路チップの識別を行うために、チップのパ
ッケージ組立ての際のエラーが低減し、組ゲても容易と
なる。
ッケージ組立ての際のエラーが低減し、組ゲても容易と
なる。
第１図は、本発明による集積回路の検査方法の−・実施
例を示すフローチャート、 第２図は、本実施例におけるチップ識別ステップの説明
図、 第３図（Ａ）〜（Ｄ）は、電気チェックの一例を示す等
価回路図、 第４図は、半導体ウェハの模式的平面図、第５図は、従
来の集積回路の検査方法の一例を示すフローチャー１・
である。 １・・・半導体ウェハ Ａ、Ｂ、Ｃ，Ｄ・・・集積回路チップ 代理人 弁理士 山 下 穣 平 第１図 第２図 第３図（Ａ） ＋２３４５６７８ ± 第３図（Ｂ） 下 ＋ ２３４５６７８ 第３図（Ｃ） ＋６１５１４１３１２１＋ １０９ 第
例を示すフローチャート、 第２図は、本実施例におけるチップ識別ステップの説明
図、 第３図（Ａ）〜（Ｄ）は、電気チェックの一例を示す等
価回路図、 第４図は、半導体ウェハの模式的平面図、第５図は、従
来の集積回路の検査方法の一例を示すフローチャー１・
である。 １・・・半導体ウェハ Ａ、Ｂ、Ｃ，Ｄ・・・集積回路チップ 代理人 弁理士 山 下 穣 平 第１図 第２図 第３図（Ａ） ＋２３４５６７８ ± 第３図（Ｂ） 下 ＋ ２３４５６７８ 第３図（Ｃ） ＋６１５１４１３１２１＋ １０９ 第
Claims (1)
- （１）識別するためだけの回路を持たない複数の集積回
路チップを走査しながら順次検査する方法において、 前記集積回路チップにおける端子間の電 気的特性が異なっていることを利用して集積回路チップ
を識別するステップと、 該識別された集積回路チップを検査する ステップと、 を設けたことを特徴とする集積回路の検 査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60050388A JPS61210652A (ja) | 1985-03-15 | 1985-03-15 | 集積回路の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60050388A JPS61210652A (ja) | 1985-03-15 | 1985-03-15 | 集積回路の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61210652A true JPS61210652A (ja) | 1986-09-18 |
Family
ID=12857485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60050388A Pending JPS61210652A (ja) | 1985-03-15 | 1985-03-15 | 集積回路の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61210652A (ja) |
-
1985
- 1985-03-15 JP JP60050388A patent/JPS61210652A/ja active Pending
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