JPS61212148A

JPS61212148A - 入出力制御装置

Info

Publication number: JPS61212148A
Application number: JP60052632A
Authority: JP
Inventors: Masaaki Fujita; 正明藤田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-03-15
Filing date: 1985-03-15
Publication date: 1986-09-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、シリアルデータによって、複数の入出力端子
を制御する入出力制御装置に関する。

従来の技術近年、テレビジョン受像機等の映＠機器においては、多
くの機能を有していることから、その操作のためのスイ
ッチや表示が前面パネルに多く装備されるようになって
きている。第７図は従来の入出力制御装置のブロック図
を示す。１は入出力制御装置、２は前面操作パネルに取
付られたキー・表示ブロック、３〜８はキーマトリクス
用の入出力線、９〜１７は状態表示のための出力線、１
８〜２５は各種の操作キー、２６〜３３は各種の表示素
子である。入出力制御装置１は、主にテレビジョン受像
機本体側に存在し、キー・表示ブロック２はテレビジョ
ン受像機本体側とは離れた前面パネルに装備されること
が多く、本体側と前面パネル間に、第７図の構成では、
１５本もの多くの線が接続され、しかもこの線数は、操
作キー・表示の種類によって増減することになる。

発明が解決しようとする問題点このような従来の構成では、操作キー・表示のＩＣめに
、非常に多くの線数を必要とし、また、入出力制御装置
においても多くの入出力端子が必要であるという問題を
有している。

本発明は操作キー・表示のための制御線の本数を大幅に
削減することのできる入出力制御装置を提供することを
目的とする。

問題点を解決するための手段本発明の入出力制御装置は、複数の第１の入出力端子と
、この入出力端子に接続された出力トランジスタを駆動
する出力回路と、入出力端子に接続された入力トランジ
スタの信号を検出する入力回路と、前記出力回路へ出力
するデータと前記入力回路から入力するデータを切換る
データ入出力切換回路と、データ入出力切換回路のデー
タをシリアルデータとして複数の第２の入出力端子から
入出力するシリアルデータ入出力回路とを備え、複数の
前記第２の入出力端子に加えられるシリアルデータによ
って前記第１の入出力端子を制御することを特徴とする
。

作用このように構成したため、複数の入出力端子を一定の本
数のシリアル信号で制御することが出来、テレビジョン
受像機においては入出力制御装置を前面パネル側に設け
ることによって、極めて少ない線数で入出力端子をｆｌ
ｉｌｊ　Ｉｌｌできるものである。

実施例以下、本発明を一実施例に基づいて説明する。

第１図は本発明の入出力制御装置の機能ブロックを示す
。３４はシリアルデータ信号、３５はシリアルデータ転
送用信号、３６はデータの入出力切換信号、３７はｎビ
ットのアドレス判別回路、３８はｎビハットのアドレス
設定回路、３９はｎビットのアドレス設定データのうち
のにビットを設定する入力端子、４０は（ｎ　＋ｍ　）
ビットのシリアルデータ入出力回路、４１はデータ入出
力切換回路、４２はｍビハットデータの出力回路、４３
はｍビットデータの入力回路、４４１　、４４２・・・
４４ｍはｍ木の出力信号線、４７１　、４７２　、・・
・４７ｎ＋は１本の入力信号線、５０１゜５０２・・・
５０ｍはｍ個の入出力トランジスタ回路、５３は出力ト
ランジスタ、５４は入力トランジスタ、５５、　、５５
２・・・５５ｍはｍ本の入出力端子の一つである− 第１図において、信号３４．３５．３６はそれぞれ第２
図ａ、ｂ、ｃのようになっている。入出力切換信号３６
において、以下の説明では、入出力端子５５１〜５５１
Ｉｌにデータを出力する場合を「データを送り込む」と
し、入出力端子５５１〜５５Ｉｌｌがらデータをシリア
ルデータとして出力する場合を「データを取り出す」と
いう。この信号３６は２通りの形式をもち、第２図Ｃが
「データを送り込む」場合、第２図ｄが「データを取り
出す場合」を示している。まず、「データを送り込む」
場合を考える。

信号３４にｎビットのアドレス信号を期間Ａにおいて信
号３５を用いて加える。このとき、そのｎビットのデー
タをアドレス判別回路３７でアドレス設定されたデータ
３８と比較し、一致していれば続くデータをデータ入出
力回路４１に送るようシリアルデ−タ入出力回路４０が
動作する。「データを送り込む」場合には、信号３６を
期間Ｃにおいて“Ｈ′”レベルとする。その後、信号３
４に１ビツトのデータを期間Ｂにおいて信＠３５を用い
°て加え、出力回路４２にデータを加え、出力トランジ
スタ５３等を駆動じて入出力端子５５１　、５５２・・
・５５ｍ等に出力する。

さらに、信号３６は終了パルスとして１１間りに負のパ
ルスを加えることによってデータの転送は終了する。

以上の動作により、第１図においてシリアルデータ入出
力回路４０に加えられた信＠３４．３５．３６により入
出力トランジスタ回路５０１〜５０１１の出力トランジ
スタ５３を駆動できる。

次に、データを取り出す場合を説明する。第２図におい
て、期間Ａのアドレスデータまでは、データ送り込みと
同様であるが、期間口において信号３６を第２図ｄに示
すように″Ｌ　ＩＩレベルとし、データ入出力切換回路
４１をデータを取出す方向に切換え、転送用の信号３５
を加えることによって入出力端子５５１　、５５２・・
・５５−のｎ＋ｌｌｌのデータが各入出力トランジスタ
回路５０１　、５０２・・・５０ｍの入力トランジスタ
５４を介して入力回路４３に入力され、データ入出力切
換回路４１を介してシリアルデータ入出力回路４０にデ
ータが加えられ、期間Ｅにｍビットのシリアルデータ３
４が出力される。さらに、期間Ｆの終了パルスによって
、データの転送が終了する。

つぎに、本発明の具体回路を第３図に示す。

第３図において、５８はシフトレジスタ、５９はアドレ
スデータを比較するコンパレータ、６０はアドレス設定
データ、６１はアドレス設定データｎビットのうちにビ
ットを設定できる入力端子、６２はｎ個のパルスをカウ
ントするカウンタ、６３〜６７はゲート、６８はシフト
レジスタ、６９は酌ビットのデータを保持するデータラ
ッチ回路、１０はｍ個のパルスをカウントするカウンタ
、７１．７２はゲート、７３はシフトレジスタ、７４は
ゲート、７５はｍ個のパルスをカウントするカウンタ、
７６、７７はゲート、７８．′７９、８０．８１はイン
バータ、８２は出力端子、８３は入力端子である。

第４図は第３図のタイミング図で、先ずは第３　　　”
図において翔ビットのデータを出力する場合を考える。

いま、ゲート６３．６４はそれぞれ信号３４．３５を通
過させる状態にあり、信号３４の最初のｎビットのデー
タは、信号３５のクロックによってシフトレジスタ５８
に入力される。（第４図ｄ、ｅ）。同時に、ゲート６４
の出力は、６２のカウンタ６２によってカウントされ、
ｎ個のパルスをカウントした時点で出力を“Ｈ′°レベ
ルにする〔第４図ｆ〕。このとき、シフトレジスタ５８
のデータはｎ個入力され、Ｑ１〜Ｑｎのデータが確立し
ている〔第４図９〕。

Ｑ１〜Ｑｎのデータはデータコンパレータ５９に加えら
れ、設定されたｎビットのアドレスデータ６０と比較さ
れ、一致していれば出力を゛°Ｈ′ルベルとする〔第４
図れ〕。ｎ個のデータが入力された時点で、データコン
パレータ５９およびカウンタ６２の出力がＨＩＩレベル
となり、ゲート６５の出力が°“ＨＩＩレベルとなる（
第４図ｉ）。このとぎ、カウンタ６２の出力がインバー
タ７８で反転されゲート６３、６４は閉じられ、以後、
カウンタ６２がクリアされるまで、シフトレジスタ５８
へのデータ入力は無くなる。ゲート６５の出力が″°Ｈ
″レベルになると、信号３６はｍビットのデータ期間゛
ＨＩＩレベルであるからゲート６６を介してシリアルデ
ータ信号３４はシフトレジスタ６８に加わる（第４図ｊ
〕。−力、転送用信号３５については、ゲート６７にお
いて、ゲート６５の出力は゛Ｈ″レベルであり、第４図
Ｃに示すように信号３６が「データを送り込む」場合、
ｍビットのデータ期間は“Ｈ”レベルであることから、
シフトレジスタ６８に加わる（第４図ｋ〕。

したがって、ｍビットデータ期間において、信号３Ｇが
“°Ｈ″レベルのとき、データはシフトレジスタ６８に
入力され、ｍ個のクロックによって、シフトレジスタ６
８のデータＰ１〜Ｐ１１が確立する〔第４図り〕。同時
にゲート６７の出力はカウンタ７０によってカウントさ
れ、ｍ個のパルスをカウントした時点で、出力を１」′
ルベルにする〔第４図ｍ〕。

このとき、ゲート７１において、信号３６の立下りパル
スによって第４図ｎに示すように、正の、パルスが発生
し、データラッチ回路６９に加わり、データＰ１〜ｐｍ
をラッチし、信＠Ｒ１〜Ｒｍを出力する〔第４図０〕。

このＲ１−Ｒ１１１の信号が、第１図の出力回路４２の
出力信＠４４１〜４４ｍであり、出力トランジスタ５３
を駆動し、入出力端子５５１〜５５ｍに出力することに
なる。ゲート７１の出力はインバータ８０を介してのカ
ウンタ７０をクリアし、第４図ｎに示すように、インバ
ータ８０の出力によってカウンタ６２、シフトレジスタ
５８をクリアして次のデータ入力に備える。

以、［のように、信号３４．３５．３６によって、ｍビ
ットのデータが出力端子８２に出力される。

つぎに、ｍビットのデータを入出力端子から取込む場合
について説明する。第５図に各信号のタイミング図を示
す。第５図において、信号３６を除いて、ｎビットのア
ドレス信号が確立するまでの動作、即ち、第５図ａ−ｉ
までの動作は第４図の［データを送り込む場合］と同じ
であるので、説明は省略し、データを取出す部分を中心
に説明を行う。アドレスが確定すると、ゲート６５の出
力は“Ｈ＋ｔレベルとなる〔第５図１〕。いま、信＠３
６は第５図Ｃのようにつづくｍビットのデータ期間で°
″Ｌ　Ｉｔレベルとなるので、信号３４．３５は、シフ
トレジスタ６８には加わらず、信号３５がゲート７４を
介して第５図ｊに示すように１反転したクロックがシフ
トレジスタ７３に加わる。シフトレジスタ７３はゲート
１４のクロック信号により、ｍビットの入力データ８１
〜Ｓ１１を順次出力する〔第５図ｋ〕。

このとき、シフトレジスタ７３のシフトクロックを反転
させているのは、この入出力制御装置からデータを取出
そうとしている装置のデータ取込クロックが、信号３５
そのものであるため、半クロツク位相を進めて、データ
を送り出すためである。シフトレジスタ７３の出力デー
タは、ゲート７７を介して、シリアルデータ信号３４に
シリアルデータとして出力される〔第５図ρ〕。一方、
ゲート７４の出力は、カウンタ７５でカウントされ、１
個のパルスをカウントした時点で、第５図１に示すよう
に出力を“ＨＩＩレベルとし、ゲート７６を介して、信
号３６の立上りによって負パルスを出力する第５図００
ケート１６の出力は、カウンタ７５をクリアし、第５図
０に示すようにゲート７２を介してカウンタ６２シフト
レジスタ５８をクリアし、つぎの動作に備える。

以上のように、データ入出力切換信号３６を酸ヒツトの
データ期間゛Ｌ　Ｉｎレベルにすることによって、シフ
トレジスタ７３の入力信号Ｓ１〜ＳＭを信号３４にシリ
アルデータとして取出すことができる。

この、入力信号８１〜ＳＩｌは、第１図で示される入力
回路４３に加わる信号４７１・・・４７ｍであり、入出
力回路の入力トランジスタ５４の出力に接続されており
、入出力端子５５１．５５２・・・５５ｍのデータを示
している。

以上のように、第３図に示されるような回路を用い、信
号３４を入出力データ、信号３５をシフトクロック、信
号３６を入出力切換信号として用いることによって、入
出力制御装置を構成することができる。

なお、第３図は、一実施例であって、信号３４゜３５、
３６の形態は上記実施例に限定されるものではない。

発明の詳細な説明のように本発明の入出力制御装置によれば、複数
の入出力端子を一定の本数のシリアル信号で制御するこ
とができる。この装置を用いることによって、第６図に
示すように、入出力制御装置１０において、入出力端子
のうちに本を操作キーのキーマトリクスの出力信号に、
Ｑ本をキーマトリクスの入力信号に用い、１本を表示の
ための出力信号に用い、入出力制御装置１０を前面パネ
ルに配置することによって、極めて少ない線数で入出力
端子を制御できるというすぐれた効果を奏するらのであ
る。

【図面の簡単な説明】

第１図は、本発明の入出力るす計装置の一実施例のブロ
ック図、第２図は第１図のシリアル制御信号のタイミン
グ図、第３図は第１図の具体回路図、第４図は第３図装
置のデータを送り込む場合の動作タイミング図、第５図
は第３図装置のデータを取出す場合の動作タイミング図
、第６図は、本発明の入出力１１．ｊ制御装置の一応用
例を示すブロック図、第７図は、従来の入出力制御装置
を用いた、−構成例のブロック図である。３４・・・シリアルデータ信号、３５・・・シリアルデ
ータ転送用信号、３６・・・入出力切換信号、３１・・
・アドレス判別回路、３８・・・アドレス設定回路、３
９・・・入力端子、４０・・・シリアルデータ入出力回
路、４１・・・データ入出力切換回路、４２・・・出力
回路、４３・・・入力回路、５０１〜５０ｎ・・・入出
力トランジスタ回路、５５１〜５０ｎ・・・入出力端子代理人　　　森　　本　　義　　弘第４図第、ｊ図（θ）　　　ｔｚａ出力第６図Ｌ−、ｒ第７図

Claims

【特許請求の範囲】１、複数の第１の入出力端子と、この入出力端子に接続
された出力トランジスタを駆動する出力回路と、入出力
端子に接続された入力トランジスタの信号を検出する入
力回路と、前記出力回路へ出力するデータと前記入力回
路から入力するデータを切換るデータ入出力切換回路と
、データ入出力切換回路のデータをシリアルデータとし
て複数の第２の入出力端子から入出力するシリアルデー
タ入出力回路とを備え、複数の前記第２の入出力端子に
加えられるシリアルデータによつて前記第１の入出力端
子を制御する入出力制御装置。２、シリアルデータを、ｎビットのアドレスデータとｍ
ビットの入出力制御データで構成したことを特徴とする
特許請求の範囲第１項記載の入出力制御装置。３、シリアルデータ入出力回路がｎビットのアドレス設
定データをもつアドレスデータ判別回路を備え、第２の
入出力端子より入力されたｎビットのアドレスデータが
、前記アドレス判別回路において設定されたｎビットの
データと比較し、一致したときに、前記ｍビットの入出
力制御データを用いて、第１の入出力端子を制御する特
許請求の範囲第２項記載の入出力制御装置。４、ｎビットのアドレスデータ判別回路を、ｎビットの
アドレス設定データのうち、ｋビットのデータ（ｋ≦ｎ
）が第３の入力端子によって設定できるように構成した
ことを特徴とする特許請求の範囲第３項記載の入出力制
御装置。