JPS61214024A - ビツトバツフア装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ビットバッファ装置の読出し側をシフトレジスタで構成
し、書込み側と読出し側との間でヒ・ノドの２度読みあ
るいは読み損じ、すなわちビットスリップが生じたとき
、シフトレジスタの出力段を変更して、ビットの削除あ
るいは挿入を行ない。

ビット数を元に戻してビットスリップを補正する。

〔産業上の利用分野〕

本発明は、ピットバッファ装置に関するものであり、特
に書込みクロックと読出しクロ・ツクの位相が非同期的
な伝送系において、ビ・ノドスリ・ノブを補正してデー
タを転送できるタイミング変換機能ヲもつビットバッフ
ァ回路に関する。

〔従来の技術〕

従来士１ビット内のジッタであれば、データのタイミン
グ変換が可能なビットバッファ装置があったが、それ以
上の大きさのジッタに対しては。

はとんどのピットバッファ装置がビットスリップすなわ
ちデータビットの読み損し、または２度読みを起してい
た。

第２図に、このような従来のビットバッファ装置の構成
の１例を示す。

図において、２１ないし２７はＤタイプのフリップフロ
ップＦＦ、２８はＡＮＤゲート１２９および３０はそれ
ぞれ遅延時ｔ１およびＬ２の遅延回路ＤＬＹ、ＤＩＮは
ビット直列の入力データ、　　ＤＯＵＴはビット直列の
出力データ、ＷＣＫは書込みクロック、ＲＣＫは読出し
クロック、ＴＣＫは転送りロック、ＷＳＬＩＰは書込み
スリップ検出信号、Ｒ３ＬＩＰは読出しスリップ検出信
号、ＲＥＳはリセット信号を表わしている。

ＦＦ２１．ＦＦ２２．ＦＦ２３がビットバッファ段を構
成し、ＦＦ２４ないしＦＦ２７．ＡＮＤゲート２８．Ｄ
ＬＹ２９．ＤＬＹ３０がヒツトスリップ検出機能をもつ
バッファ制御回路を構成している。

動作は次の通りである。まず書込みクロックＷＣＫによ
りＦＦ２１に入力データＤＩＮを書込む。

次にＷＣＫと読出しクロックＲＣＫが共に立上がった後
、遅延回路Ｄ　Ｌ　Ｙ　２９によって設定される遅延時
間ｔ、たけ遅れた転送りロックＴＣＫによって、ＦＦ２
１の出力をＦＦ２２に転送し２次のＲＣＫによってＦＦ
２３へ読出す。

このとき、遅延回路Ｄ　＋、、　Ｙ　３０で設定される
遅延時間Ｌ２後に生しるリセット信号Ｒ３Ｅによって。

ＦＦ２４ないし２７がリセットされるので、ＴＣＫは（
ｔ＋＋ｔｚ）のパルス幅をもったクロックとなる。

しかしＴＣＫの立上りは、ＷＣＫよりも遅れており、ま
た、ジッタが±１ビット以内であれは。

次のＲＣＫよりも早くなる。したがってこの場合には、
ＷＣＫで書込まれたデータがＴＣＫで転送され、ＲＣＫ
で読出される。

ジッタが±１ビットをこえる場合には１次のように動作
する。第３図の動作例で説明すると、いまＷＣＫによっ
てＦＦ２１に書込まれた入力データＤＩＮをＤ３とする
。次にＴＣＫが発生ずる前。

すなわちＲＣＫが立上がる前にジッタにより再びＷＣＫ
によってＦＦ２１に次の入力データＤ４が書込まれる。

このため先に書込んだデータＤ３は。

ＦＦ２２に転送される前に失われてしまう。他方。

ＦＦ２４がリセットされる前にＦＦ２５にＷＣＫが入る
ので、ＦＦ２４の゛１″出力がＦＦ２５に書込まれ、Ｆ
Ｆ２５が“１″を出力して、書込みスリップ信号ＷＳＬ
ＩＰを１″にする。これにより、書込み側で発生したビ
ットスリップ状態を検出できる。

次に、第４図の動作例で説明すると、ＲＣＫによってＦ
Ｆ２３に読出されたデータをＤ２としたとき、ＴＣＫが
発生する前、すなわちＷＣＫが立上る前に２次のＲＣＫ
が生じると、ＦＦ２３に同じデータＤ２が再び読出され
てしまう。この場合は、同じデータの２度読みとなるが
、ＦＦ２６がリセットされる前にＦＦ２７にＲＣＫが入
るので。

ＦＦ２７が“１″を出力し、読出しスリップ信号Ｒ３Ｌ
ＩＰが“１”となるので、読出し側のビットスリップ状
態を検出できる。

〔発明が解決しようとする問題点〕

ビットバッファにおいて、このようなヒツトスリップが
生しると、フレーム同期をとってデータを伝送している
様な場合には、それ以降の受信データの全てにビットず
れを生じて誤りとなる可能性がある。このため、検出さ
れたＷＳＬＩＰ、Ｒ３ＬＩＰにより、フレーム同期を初
期化するなどの処置をとる必要があった。

ｃ問題点を解決するための手段〕 本発明は、従来のビットスリップ検出機能をもつビット
バッファ装置において、読出し側のレジスタをシフトレ
ジスタで構成し、ビットスリップによって２度読みある
いは読み損じを生したときには、出力するシフトレジス
タの段位置を選択回路で切替えることによって、デーク
ビノトの削除または挿入を行ない、ビットを補正する。

〔作用〕

本発明のビットバッファ装置によれば、ピッ１〜スリツ
プにより、ビットバッファ内でビットの２度読めあるい
は読み損じがあっても、読出し側のシフトレジスタの出
力段位置を逆方向に切替えて。

ビットを削除あるいは挿入する補正が行なわれる。

これにより、ピッＩ−バッファ装置の書込み側ビット数
と読出し側ピント数とは常に一致するので。

フレーム同期による伝送が行なわれている場合でも、フ
レーム同期誤りとはならず（ただしビット値は誤りとな
る）、フレーム同期を初期化する必要がない。

〔実施例〕

第１図は１本発明の１実施例装置の構成図である。図に
おいて、１は±１ビットまでのジッタを許容するビット
バッファＢＢ、２はｎ段のシフトレジスタＳＲ，３はｎ
者択−のセレクタＳ　Ｅ　Ｌ　。

４はフルカウント値がｎのｍビットカウンタＣＮＴＲ，
５はＤタイプのフリップフロップＦＦ、ＤＩＮは入力デ
ータ、ＤＯＵＴおよびＤＯＵＴ’　は出力データ、ＷＣ
Ｋは書込みクロック、ＲＣＫは読出しクロック、ＴＣＫ
は転送りロック、ＷＳＴ−ＩＰは書込みスリップ信号、
Ｒ３ＬＩＰは読出しスリップ信号である。

ビットバッファＢＢ１ば第２図に従来のビットバッファ
装置として例示されているものである。

したがって、ＤＩＮ、ＤＯＵＴ、ＷＣＫ、ＲＣＫ。

ＴＣＫ、ＷＳＬＴＰ、Ｒ３ＬＴＰ、　の各信号はここで
も同じ意味で用いられる。

ビソトハソファＢＢＩの出力データＤＯＵＴをシフトレ
ジスタＳＲ２の入力データＳＤとし、ＳＲ２へ連続シフ
ト入力させる。ＳＲ２のｎ段の各出力０１〜Ｑ、、はそ
れぞれセレクタ５ＥＬ３のｎ人力に接続され、Ｑ１〜Ｑ
、のいずれか１つがＣＮＴＲ４のカウント値Ｑ０によっ
て選択されるようにする。

ＣＮＴＲ４は、クロック入力ＣＫに入力される読出しク
ロックＲＣＫによってアップイネーブルＵＰＥＮが“１
゛°のとき、カウントアンプ、ダウンイネーブルＤＮＥ
Ｎが“１′のときカウントダウンの動作をするようなア
ップダウンカウンタである。ただし、ＵＰＥＮおよびＤ
ＮＥＮがともに“０″ならばカウントせずまたともに１
”′の状態は禁止入力とする。ビットバッファＢＢＩの
Ｒ３ＬＩＰ出力をＣＮＴＲ４のダウンイネーブルＤＮＢ
Ｎに５またＷＳＬＩＰ出力をＴＣＫで、ＦＦ５に書込ん
だ出力をアンプイネーブルＵＰＢＨに接続する。

通常状態で、ＣＮＴＲ４のカウント値ＱＩＩがａであっ
たとすると、ＳＲ２の出力Ｑ８が５ＥＬ３から選択出力
されている（１≦ａ≦ｎ）。ここで書込みビットスリッ
プが生じると、ＣＮＴＲ４のＵＰＥＮが”　１　”とな
り、ＣＮＴＲ４のカウント値Ｑ７はａ＋］となる。これ
によりＳ　Ｅ　Ｉ−３の出力は、ＳＲ２のＱ８からＱｓ
＋１に切替わる。

したがって、切替わる前のタイミングでＢＢＩから出力
されたデータＤＯＵＴが、切替わった後のタイミングで
も出力され、同じデータがＤＯＵＴ′へ２度読出される
。これにより、書込み側のビットスリップによって生じ
た読み損じが補正され、ビット誤りは生しるが１元のデ
ータフォーマットは壊されない。

同様に、読出し側のビットスリップが生したときには、
ＣＮＴＲ４のカランＩ・値Ｑ１をａからａ−１とし、５
ＥＬ３（７）入力側をＳ　Ｒ２１１７）Ｑ、−、ニ切替
えることにより、出力データＤＯＵＴ’　から１ピツ１
〜を抜いて、２度読みしたデータを補正し。

元のデータフォーマットを保つようにする。

なお、ピントスリップ補正により生じたピント誤りは、
データ伝送誤りとして処理される。

第５図は、書込み側でビットスリップが生じた場合の動
作例を示している。第１図のカウンタＣＮＴＲ４はカウ
ント値Ｑ、の状態にあり、セレクタＳＲ３により、シフ
トレジスタＳＲ２の出力Ｑａが選択されて動作している
ものとする。

ここで、入力データＤＩＮのＤ３がＷＣＫにより書込ま
れた後２次のＴＣＫで読出される前に。

ジッタのため再びＷＣＫが生じてＤ４が書込まれ。

Ｄ３が失われる。しかしこのときのＷＣＫで、書込みス
リップ信号ＷＳＬＩＰが“１”となり、続いてＦＦ５が
ＴＣＫと同期してセットされ、カウンタＣＮＴＲ４のア
ップイネーブルＵＰＥＮが“１″となる。

これにより２次のＲＣＫでＣＮＴＲ４のカウント値はＱ
、からＱ　ａ　＋　１に変わり、セレクタＳ　Ｅ　Ｉ−
３を切替えて、シフトレジスタＳＲ２の出力をＱ、ｌか
らＱ　ａ　＋　＋に変更する。この結果ＤＯＵＴ’　と
して、シフトレジスタＳＲ２の０８からＤｌが読出され
た後、Ｑａ。１から再びＤｌが読み出され３以後、Ｑ、
１からＤｌ、Ｄ４．Ｄ５．Ｄ６．・・・・・・とデータ
が読出される。

したがって、失われたデータＤＩの代りにＤｌが挿入さ
れビットの欠落は補正される。しかし。

ビット配列上はＤｌ、Ｄ３の代りにＤｌ、Ｄｌが配置さ
れるため、誤りビットとなる。

第６図は、読出し側でヒツトスリップが生じた場合の動
作例を示している。この場合も、はしめカウンタＣＮＴ
Ｒ４はカウント値Ｑｌｌを出力し。

セレクタ５ＥＬ３により、シフトレジスタＳＲ２の出力
Ｑ１が選択されているものとする。

ここでＤｌがＷＣＫで書込まれ２次のＴＣＫで内部転送
された後１次のＲＣＫで出力データＤ０ＵＴとしてＤｌ
が読出されるが、ジッタにより次のＤ３が書込みが遅れ
、ＴＣＫでＤ３が転送される前にＲＣＫが生じるため、
再びＤｌが読出され。

２度読みとなる。

しかし、このときのＲＣＫで読出しスリップ信号Ｒ３Ｌ
ＩＰが“１”となり、カウンタＣＮＴＲ４のダウンイネ
ーブルＤＮＥＮがＯＮとなるため。

次のＲＣＫでＣＮＴＲ４はＱａからＱ、、に変り。

セレクタ５ＥＬ３を制御して７　シフトレジスタＳＲ２
からの出力をＱ３からＱａ−１に切替える。

この結果、ＤＯＵＴ’　として、ＳＲ２のＱ、からＤ８
を読出した後２次にＱａ−、から１ビット飛ばしてＤｌ
を読出し、以後Ｄ２．Ｄ３．Ｄ４．・・・を読出す。

したがって、２度読めされて１ヒツト増えているＤＯＵ
Ｔから１ビン１〜を削除し、ビット数を整合させたＤＯ
ＵＴ’　が得られる。しかし５図示のようにＤＩの代り
にＤｌが配置されるため、誤りビットとなる。

なおシフトレジスタＳＲ２の段数ｎは、１つのデータ伝
送単位内で連続して同方向に生じる可能性のあるビット
スリップの回数を考慮して適切に設定される。

〔発明の効果〕

本発明によれば、ビットスリップを生じても元のデータ
フォーマットを保つことができるので。

フレーム同期をとってデータを伝送するような場合に、
擬似同期引込みや同期はずれを起すことがない。またフ
レーム同期の初期化などの処理も不必要であるため、効
率的なデータ伝送が可能となる。

【図面の簡単な説明】

第１図は本発明の１実施例装置の構成図、第２図は従来
例装置の構成図、第３図は従来例装置における書込みビ
ットスリップ動作時のタイミング図、第４図は従来例装
置の読出しビットスリップ動作時のタイミング図、第５
図は本発明実施例装置の書込みピントスリップ動作のタ
イミング図。 第６図は本発明実施例装置の読出しビットスリップ動作
のタイミング図である。 第１図において、１はビットバッファＢＢ、２はシフト
レジスタＳＲ，３はセレクタＳＥＬ、４はカウンタＣＮ
ＴＲ，５はフリッププロップＦＦを表わす。

Claims (1)

【特許請求の範囲】
1. 位相が非同期の書込みクロックと読出しクロックによっ
   て制御されるとともに、ビットスリップ検出機能を有す
   るビットバッファ（１）と、該ビットバッファ（１）の
   読出し側に接続された予め定められた複数段のシフトレ
   ジスタ（２）と、該シフトレジスタ（２）の複数段のう
   ちいずれか１つを出力段として選択する選択回路（３）
   とをそなえ、該選択回路よりデータを取り出すとともに
   、上記ビットバッファ（１）がビットスリップを検出し
   たとき選択回路（３）を制御してシフトレジスタの出力
   段を変更し、ビット補正を行なうことを特徴とするビッ
   トバッファ装置。