JPS6121686A - デジタル信号処理回路 - Google Patents
デジタル信号処理回路Info
- Publication number
- JPS6121686A JPS6121686A JP59142952A JP14295284A JPS6121686A JP S6121686 A JPS6121686 A JP S6121686A JP 59142952 A JP59142952 A JP 59142952A JP 14295284 A JP14295284 A JP 14295284A JP S6121686 A JPS6121686 A JP S6121686A
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- JP
- Japan
- Prior art keywords
- signal
- video signal
- bit
- data
- pedestal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はデジタルＴＢＣなどに適用して好適なデジタ
ル信号処理回路に関する。
ル信号処理回路に関する。
背景技術とその問題点
例えば、入力映像信号の時間軸を補正すると共に、入力
映像信号中に含まれる映像信号以外の信号（同期信号、
バースト信号など）を基準の同期信号等で置換すること
によシ、歪のない出力映像信号をデジタル的に得る手段
はデジタルＴＢＣとしてよく知られている。
映像信号中に含まれる映像信号以外の信号（同期信号、
バースト信号など）を基準の同期信号等で置換すること
によシ、歪のない出力映像信号をデジタル的に得る手段
はデジタルＴＢＣとしてよく知られている。
このようなデジタル信号処理回路は一般に第３図に示す
ように構成される。
ように構成される。
第３図において、端子（１）に供給された入力映像信号
５ｖ（ｉ４図Ａ）はにΦ変換器（２）にてｎビット・例
えば８ビツトのデジタル映像信号ＳＤに変換される。こ
の場合、水平同期４１号ＰＨ１等の同期信号５ＹＮＣを
含む入力映像信号全体がＡ／Ｄ変換処理される。
５ｖ（ｉ４図Ａ）はにΦ変換器（２）にてｎビット・例
えば８ビツトのデジタル映像信号ＳＤに変換される。こ
の場合、水平同期４１号ＰＨ１等の同期信号５ＹＮＣを
含む入力映像信号全体がＡ／Ｄ変換処理される。
デジタル映像信号ＳＤはデジタルメモリで構成されたタ
イムペースコレクタ（ＴＢＣ） （３）に供給嘔れて時
間軸の補正が行なわれ、時間軸の揃えられたデジタル映
像信号ＳＤが同期付加回路（４）に供給はれてデジタル
映像信号ＳＤ中に含まれる同期信号５ＹＮＣ及びバース
ト信号ＳＢ、が基準となる水平同期毎号Ｐ％等の基準の
同期信号５ＹＮＣ及び基準のバースト信号５ＢＲ（第４
図Ｂ）に置換される。
イムペースコレクタ（ＴＢＣ） （３）に供給嘔れて時
間軸の補正が行なわれ、時間軸の揃えられたデジタル映
像信号ＳＤが同期付加回路（４）に供給はれてデジタル
映像信号ＳＤ中に含まれる同期信号５ＹＮＣ及びバース
ト信号ＳＢ、が基準となる水平同期毎号Ｐ％等の基準の
同期信号５ＹＮＣ及び基準のバースト信号５ＢＲ（第４
図Ｂ）に置換される。
同期付加回路（４）はスイッチング手段（５）と、水平
同期信号ＰＨＲ等の同期データ５ｓ（８ビツトデータ）
がストアきれたＲＯＭ等の読出し専用メモリ（６）を有
し、同期信号区間（水平ブランキング期間を含む。
同期信号ＰＨＲ等の同期データ５ｓ（８ビツトデータ）
がストアきれたＲＯＭ等の読出し専用メモリ（６）を有
し、同期信号区間（水平ブランキング期間を含む。
以下同じ）には、スイッチング手段（５）が破線図示の
如く切換えられてメモリ（６）から飲１出された基準同
期データＳ８が入力水平同期信号ＰＨ１等に代えて挿入
される。
如く切換えられてメモリ（６）から飲１出された基準同
期データＳ８が入力水平同期信号ＰＨ１等に代えて挿入
される。
基準の水平同期信号ＰＨＲ′等が挿入されたデジタル映
像信号ＳＤは８ビツト構成のＤ／Ａ変換器（７）に供給
されて端子（８）には時間軸が揃えられ、かつ伝送歪の
ない水平同期信号ＰＨＲ及びバースト信号ＳＢＲの付加
でれた出力映像信号Ｓ。が得られる。
像信号ＳＤは８ビツト構成のＤ／Ａ変換器（７）に供給
されて端子（８）には時間軸が揃えられ、かつ伝送歪の
ない水平同期信号ＰＨＲ及びバースト信号ＳＢＲの付加
でれた出力映像信号Ｓ。が得られる。
ところで、上述のめ変換器（２）では水平同期信号ＰＨ
０を含めての変換するものであるから、同期付加回路（
４）で置換される同期部分に対応する部分も量子化のた
めのデータを割）当てておく必要があシ、その結果、映
像部分（黒レベルから白のピークレベルまで）に割シ当
てる量子化ステップ数がそれだけ減少し、映像部分にお
ける量子化雑音が増大する欠点があった。
０を含めての変換するものであるから、同期付加回路（
４）で置換される同期部分に対応する部分も量子化のた
めのデータを割）当てておく必要があシ、その結果、映
像部分（黒レベルから白のピークレベルまで）に割シ当
てる量子化ステップ数がそれだけ減少し、映像部分にお
ける量子化雑音が増大する欠点があった。
量子化雑音を軽減するには量子化ビット数をｎ＋１ビッ
トすなわち９ビツトに増加すればよいが、こうすると信
号処理系が全て９ビツトの処理が可能なものを使用する
必要があるので、ハードが複雑になると共に、コストア
ップを持たらしてしまう。
トすなわち９ビツトに増加すればよいが、こうすると信
号処理系が全て９ビツトの処理が可能なものを使用する
必要があるので、ハードが複雑になると共に、コストア
ップを持たらしてしまう。
発明の目的
そこで、この発明ではハードが複雑化することなく量子
化雑音を軽減できるデジタル信号Ｃ等に適用して経通な
デジタル信号処理回路を提案するものである。
化雑音を軽減できるデジタル信号Ｃ等に適用して経通な
デジタル信号処理回路を提案するものである。
発明の概要
そのため、この発明に係るデジタル信号処理回路では、
映像信号がＡ／Ｄ変換器に供給されて映像部分のみがｎ
ビットのデジタル映像信号に変換され、これが基準ペデ
スタルレベル付加回路に供給式れてｎビットの基準ペデ
スタル信号が上記デジタル映像信号に伺加されると共に
、これが同期付加回路に供給されてｎビットの基準同期
信号が同期信号の区間上記デジタル映像信号に加算され
て、ｎ＋１ヒツトのデジタル映像信号が形成され、これ
がＤ／ａ変換されて基準の同期信号を有する映像信号が
得られるようにな式れたものである。
映像信号がＡ／Ｄ変換器に供給されて映像部分のみがｎ
ビットのデジタル映像信号に変換され、これが基準ペデ
スタルレベル付加回路に供給式れてｎビットの基準ペデ
スタル信号が上記デジタル映像信号に伺加されると共に
、これが同期付加回路に供給されてｎビットの基準同期
信号が同期信号の区間上記デジタル映像信号に加算され
て、ｎ＋１ヒツトのデジタル映像信号が形成され、これ
がＤ／ａ変換されて基準の同期信号を有する映像信号が
得られるようにな式れたものである。
これによって、映像部分はｎビットでデジタル変換でき
るため量子化雑音を大幅に軽減できる。
るため量子化雑音を大幅に軽減できる。
ただし、Ａ／Ｄｇう器よし、ゆ−や□１ッ、。も。
を使用しなければならないが、Ａ／Ｄ変換器がｎビット
からｎ＋１ビットに増えても、ハード的にはあまシ増え
ず、コストアップも差程ではないから、上記構成による
支障は生じない。
からｎ＋１ビットに増えても、ハード的にはあまシ増え
ず、コストアップも差程ではないから、上記構成による
支障は生じない。
実施例
続いて、この発明に係るデジタル信号処理回路の一例を
第１図及び第２図を参照して詳細に説明する。
第１図及び第２図を参照して詳細に説明する。
第１図はこのデジタル信号処理回路の一例を示す系統図
であって、端子（１）に供給された入力映像信号Ｓｖは
ヤ争変換器（２）にてデジタル信号に変換される６Ａ／
Ｄ変換器（２）では、入力映像信号Ｓｖのうち黒レベル
から白レベルまでの映像部分だけがｎビット、すなわち
８ビツトのデジタル信号に変換される（第λ図Ａ）。従
って、この映像部分が２８＝２５６の量子化ステップに
よって量子化されるから、映像部分における量子化雑音
が従来よ）も大幅に減少し、Ｓ／Ｎの劣化が少なくなる
。
であって、端子（１）に供給された入力映像信号Ｓｖは
ヤ争変換器（２）にてデジタル信号に変換される６Ａ／
Ｄ変換器（２）では、入力映像信号Ｓｖのうち黒レベル
から白レベルまでの映像部分だけがｎビット、すなわち
８ビツトのデジタル信号に変換される（第λ図Ａ）。従
って、この映像部分が２８＝２５６の量子化ステップに
よって量子化されるから、映像部分における量子化雑音
が従来よ）も大幅に減少し、Ｓ／Ｎの劣化が少なくなる
。
水平同期（Ｑ号ＰＨＸ、バースト信号ＳＲ□などの同期
部分が捨て去られた映像部分だけのデジタル像信号ＳＤ
はＴＢＣ（３）にて時間軸補正されたのち、ペデスタル
付加回路αルに供給される。入力映像信号Ｓｖにおける
ブランキング期間のペデスタルレベルは通常ノイズが含
まれているので、入カペデスタルレベルソノモのヲ出カ
映像信号ｓ０のペデスタルレベルとして使用したのでは
いの良い映像信号Ｓｏを得ることができなくなるからで
ある。−ペデスタル伺加回路ａやはスイッチング手段α
ａと、基準のペデスタルレベルＰＲに対応した８ビツト
のペデスタル１ｈ号（データ） ＳＰがストアされたＲ
ＯＭ等のメモリ若しくはペデスタル信号発生器（図では
メモリ）α場とで構成される。そして、水平若しくは垂
直ブランキング期間Ｘ中（第２図Ａ）、スイッチング手
段（６）が破線図示の如く切換えられて、ＴＢＣ（３）
からのデジタル映像信号ＳＤがブランキング場れると共
に、このブランキング期間中に、基準のペデスタルデー
タＳＰが読出されて新たに基準のペデスタルデータＳＰ
がデジタル映像信号ＳＤに付加される。
部分が捨て去られた映像部分だけのデジタル像信号ＳＤ
はＴＢＣ（３）にて時間軸補正されたのち、ペデスタル
付加回路αルに供給される。入力映像信号Ｓｖにおける
ブランキング期間のペデスタルレベルは通常ノイズが含
まれているので、入カペデスタルレベルソノモのヲ出カ
映像信号ｓ０のペデスタルレベルとして使用したのでは
いの良い映像信号Ｓｏを得ることができなくなるからで
ある。−ペデスタル伺加回路ａやはスイッチング手段α
ａと、基準のペデスタルレベルＰＲに対応した８ビツト
のペデスタル１ｈ号（データ） ＳＰがストアされたＲ
ＯＭ等のメモリ若しくはペデスタル信号発生器（図では
メモリ）α場とで構成される。そして、水平若しくは垂
直ブランキング期間Ｘ中（第２図Ａ）、スイッチング手
段（６）が破線図示の如く切換えられて、ＴＢＣ（３）
からのデジタル映像信号ＳＤがブランキング場れると共
に、このブランキング期間中に、基準のペデスタルデー
タＳＰが読出されて新たに基準のペデスタルデータＳＰ
がデジタル映像信号ＳＤに付加される。
ここで、ペデスタルデータＳＰは入力映像信号Ｓｖにお
けるペデスタルレベルに対応した量子化ステップのデー
タである。
けるペデスタルレベルに対応した量子化ステップのデー
タである。
基準のペデスタルデータＳＰの付加されたデジタル映像
信号ＳＤＰは場らに同期付加回路α→に供給される。同
期付加回路ａ→はデータ加算器αυと同期データ用のメ
モリａＱとを有し、同期データ８Ｂは上述したように基
準の水平、垂直同期信号ＰＨＲ等と、基準の位相と振幅
を有するパース） ｆｉ１ｍ号ＳＢＲと、映像期間の間
も出力される基準のペデスタル信号Ｓ、を含む８ビツト
データである。
信号ＳＤＰは場らに同期付加回路α→に供給される。同
期付加回路ａ→はデータ加算器αυと同期データ用のメ
モリａＱとを有し、同期データ８Ｂは上述したように基
準の水平、垂直同期信号ＰＨＲ等と、基準の位相と振幅
を有するパース） ｆｉ１ｍ号ＳＢＲと、映像期間の間
も出力される基準のペデスタル信号Ｓ、を含む８ビツト
データである。
この同期データＳ８はデジタル映像信号ＳＤＰとその時
間的な位置関係が一致するように加算てれる。
間的な位置関係が一致するように加算てれる。
デジタル映像信号ＳＤＰと同期データＳｓはいずれも８
ビツトデータであるから、加算後のデジタル映像信号Ｓ
ＤＡは９ビツトのデジタル信号となる（第２図Ｃ）。上
述では同期データＳ８は２８の量子化ステップの中間ス
テップに選んだ場合であるので、デジタル映像信号ＳＤ
ムと量子化ステップとの関係は第２図Ｃのようになる。
ビツトデータであるから、加算後のデジタル映像信号Ｓ
ＤＡは９ビツトのデジタル信号となる（第２図Ｃ）。上
述では同期データＳ８は２８の量子化ステップの中間ス
テップに選んだ場合であるので、デジタル映像信号ＳＤ
ムと量子化ステップとの関係は第２図Ｃのようになる。
ただし、第２図Ｂ、 Ｃはいずれも信号をアナログ化し
た状態で図示しである。
た状態で図示しである。
デジタル映像信号ＳＤＡは９ビツト構成のＤ／Ａ変換器
０７）に供給されて、その出力端子（８）には時間軸補
正され、かつ基準の同期信号及びバースト信号に夫々置
換された出力映像信号Ｓ。が得られる。
０７）に供給されて、その出力端子（８）には時間軸補
正され、かつ基準の同期信号及びバースト信号に夫々置
換された出力映像信号Ｓ。が得られる。
発明の詳細
な説明したように、この発明によれば入力映像信号のう
ち映像部分だけをｎビットのデジタル１１号に変換後、
これに基準の同期信号等を付加するようにしたので、映
像部分における量子化ノイズを著しく軽減でき、眸のよ
い出力＝像信号を得ることができる。
ち映像部分だけをｎビットのデジタル１１号に変換後、
これに基準の同期信号等を付加するようにしたので、映
像部分における量子化ノイズを著しく軽減でき、眸のよ
い出力＝像信号を得ることができる。
また、この構成によれば、ｎ＋１ビットのＡ／Ｄ変換器
を使用する必要があるが、Ｄ／Ａ変換器は容易に高ビッ
トレートのものが得ちれ、しかも安価に入手することが
できるから、ｎ＋１ビットのＤ／Ａ変換器を使用するこ
とによるコストアップ等の弊害は殆んど生じない。ＶＤ
変換時から１】＋１ビツトのものを使用すると、周知の
ようにＡ／Ｄ変換器自体の回路規模が増大し、大幅にコ
ストアップする上、ＴＢＣ（３）等も同様にメモリ容量
が増えるので、あまシ得策な解決手段とは言えない。
を使用する必要があるが、Ｄ／Ａ変換器は容易に高ビッ
トレートのものが得ちれ、しかも安価に入手することが
できるから、ｎ＋１ビットのＤ／Ａ変換器を使用するこ
とによるコストアップ等の弊害は殆んど生じない。ＶＤ
変換時から１】＋１ビツトのものを使用すると、周知の
ようにＡ／Ｄ変換器自体の回路規模が増大し、大幅にコ
ストアップする上、ＴＢＣ（３）等も同様にメモリ容量
が増えるので、あまシ得策な解決手段とは言えない。
従って、この発明では回路規模の増大、すなわちコスト
アップをもたらすことなく、量子化雑音を容易に軽減で
きる特徴を有し、デジタル１１号等のデジタル信号処理
回路に適用して極めて好適である。
アップをもたらすことなく、量子化雑音を容易に軽減で
きる特徴を有し、デジタル１１号等のデジタル信号処理
回路に適用して極めて好適である。
第１図はこの発明に係るデジタル信号処理回路の一例を
示す系統図、第２図はその動作説明に供する波形図、第
３図は従来回路の一例を示す系統図、第４図はその動作
説明に供する波形図である。 （２）はＡ／Ｄ変換器、（３）はＴＢＣ、α１） ｉｉ
： ”！ ｆ” スタＡ−付加回路、０φは同期付加回
路、α乃はＤ／Ａ変換器である。 第１図 ｐ 第３図 象 第２図 シヒ
示す系統図、第２図はその動作説明に供する波形図、第
３図は従来回路の一例を示す系統図、第４図はその動作
説明に供する波形図である。 （２）はＡ／Ｄ変換器、（３）はＴＢＣ、α１） ｉｉ
： ”！ ｆ” スタＡ−付加回路、０φは同期付加回
路、α乃はＤ／Ａ変換器である。 第１図 ｐ 第３図 象 第２図 シヒ
Claims (1)
- 映像信号がＡ／Ｄ変換器に供給されて映像部分のみがｎ
ビットのデジタル映像信号に変換され、これが基準ペデ
スタルレベル付加回路に供給されてｎビットの基準ペデ
スタル信号が上記デジタル映像信号に付加されると共に
、これが同期付加回路に供給されてｎビットの基準同期
信号等が同期信号の区間上記デジタル映像信号に加算さ
れて、ｎ＋１ビットのデジタル映像信号が形成され、こ
れがＤ／Ａ変換されて基準の同期信号を有する映像信号
が得られるようになされたデジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142952A JPS6121686A (ja) | 1984-07-10 | 1984-07-10 | デジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142952A JPS6121686A (ja) | 1984-07-10 | 1984-07-10 | デジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6121686A true JPS6121686A (ja) | 1986-01-30 |
| JPH0568917B2 JPH0568917B2 (ja) | 1993-09-29 |
Family
ID=15327465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142952A Granted JPS6121686A (ja) | 1984-07-10 | 1984-07-10 | デジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6121686A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5184515A (ja) * | 1975-01-22 | 1976-07-23 | Hitachi Ltd |
-
1984
- 1984-07-10 JP JP59142952A patent/JPS6121686A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5184515A (ja) * | 1975-01-22 | 1976-07-23 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568917B2 (ja) | 1993-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |