JPS61217843A - メモリユニツト手段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 の利用分野 本発明は情報処理システムにおいて情報を記憶するメモ
リに関し、特に複数ワード読取り機能および単一ワー　
ド読取り機能を有する複数ワード広域メモリに関する。

Ｊ１反皿１」支！ 全ての情報処理システムは、該システムが演算すべき情
報、即ちデータや指令を記憶するための何らかの形便の
メモリヲ備えている。例えば、典型的なシステムにおい
ては、該システムの処理エレメントが必要とするまで前
記データや指令がメモリに書込まれ、該メモリから演算
すべき処理エレメントへ読出され、かつその結果がメモ
リに書戻される。さらに、多くのシステムにおいて、メ
モリは該システムを通る主要な情報経路である。

即ち、情報は一般的に、メモＩＪ　’＆通って、例えば
中央処理装置と入出力制御装置のような当該システムの
２個のエレメントの間で転送される。そのため、情報全
メモリから読出したりあるいは書込みつる速度と容易さ
が当該システムの性能全決定する上での主要な要素であ
る。

多くのシステムにおいて、そのメモリの領域及びシステ
ムバスの幅を、該システムが１更用する基本エレメント
の倍数にすることにより該システムの速度を増加してい
る。例えば、あるシステムでは３２ビツトの情報を含む
ワードと称される情報のエレメント’を基本的に操作す
ることができる。

したがってシステムバスとメモリとは２ワード、即ち６
４ビツト分のｌｍＴｈ有するので、各メモリの読取り、
あるいは書込み操作に対して２ワード？転送することが
できる。

メモリ性能に対する第１の制限は、当該シス尤ムが実施
する多くのオイレー・／ヨ／が、システムメモリあるい
はバスの単一の幅内では収容しきれない以上の情報の転
送を含むことによってもたらされることである。例えば
中央処理エレメントは、牛ワード、８ワードあるいは１
６ワードの転送を含むキャッシュ充てん操作を行うこと
ができる。

前述したメモリおよびバスの例では、それぞれ２つ、４
つあるいは８つのメモリ操作音それぞれ必要とする。そ
のような操作に対処するようメモリとバスの幅を増すこ
とは可能であるが、この方法は極めて広域のメモリやバ
スに関し実現するには極めて高価につく。

メモリに書込まれるほとんどの情報のサイズに対してメ
モリの幅を都合よく関連さぞることかできないという点
でメモリ書込み操作における問題が発生する。即ち、多
くのメモリはダナ〈−ドの幅を有しており、一時にダブ
ルワードを読取ったり書込んだりする。しかしながら、
前記システムが行なうのはサイズが１ワードあるいはそ
れ以下の情報エレメントに対する第４レーシヨ／がほと
んどなので、書込み操作の多くは、フルメモリ情報単位
未満である、例えば１ワードのエレメントに対するもの
である。

本発明は前述の問題や制限およびその他の問題を解決す
る改良や特徴全有するメモリ構造とオペレーション全提
供する。

発明の概要 本発明は、情報記憶の基本単位が当該システムで便用す
る複数のワードサイズであり、読取りについては単一の
読取り操作において複数の情報単位全読取り、かつ書込
みについては一時に１ワードを書込むメモリに関する。

読取りの局面に２いては、前記メモリは当該システムが
演算すべき情報を記憶するメモリユニットと、情報単位
を記憶するメモリ記憶手段を含むＪ　＄　　Ｉ＋　　−
１−、−／　　Ｌ　　Ｌ　　　　Ｊ　二１１／７”＋ａ
ｌＥｌｒｚＭｄ１士１ｒｒ？菅て前記メモリ記憶手段に
おける情報単位の記憶位置に対応するアドレスを発生さ
せるメモリユニット制御手段とを含む。各読取り要求は
開始アドレス金倉み、ある数の情報ユニットを規定する
。前記メモリユニット制御手段は１個以上の情報単位を
規定する要求に応答し一回のメモリオペレーションにお
いて一遅のアドレスを発生さぞ、その一連のアドレスは
開始アドレスと、規定された数の情報単位に等しい数の
アドレスとを含む。メモリ記憶手段は前記一連のアドレ
スに応答し一回のメモリオペレーションにおいてメモリ
記憶手段の対応する順序から情報単位を読取る。

別の実施例においては、メモリ記憶手段は、一連の偶数
のアドレス金有する記憶位置を含む第１のメモリプレー
ン（ｍｅｍｏｒｙ　ｐｌａｎｅ）手段と、−遍の奇数の
アドレスを有する記憶位置を含む第２のメモリオペレー
シヨンとを含む。第１のメモリオペレーシヨンの情報出
力側から接続され、該メモリオペレーシヨンから読取ら
れた情報単位全受取り、力）つ肖己憧する筺１の出力ラ
ッチシー笛２．のメモ１１プレーン手段の情報出力側か
ら接続され、該メモリオペレーシヨンから読取られた情
報単位を受取り、かつ記憶する第２の出力ラッチが設け
られている。

最後に、前記第１と第２のラッチから接続され、現在の
アドレスに応答し、出力ラッチから現在のアドレスに対
応する情報単位を選択し、かつ読取るメモリユニット出
力セレクタが設けられている。

この実施例においては、第１と第２のメモリオペレーシ
ヨンは該プレーン手段に供給された各アドレスに応答し
、該プレーン手段の一方における対応する位置から情報
単位を対応する出力ラッチ手段へ読出し、かつ他方のメ
モリオペレーシヨンの対応する次の位置から同時に対応
する出力ラッチ手段へ読出す。メモリユニット制御手段
は各メモリの読取り要求に応答して一連のアドレスの中
の開始アドレスと交互の一連の各アドレスとを第１と第
２のメモリプレーンに供給し、該プレーンから対応する
対の情報単位を読出し、一連のアドレスの中の連続した
各アドレスをメモリ出力セレクタに供給し、メモリユニ
ット手段から、一連の１個以上の情報単位である連続し
たメモリ情報単位を選択し、かつ読取る。

書込みの局面においては、メモリユニット手段は、情報
の１単位を記憶する位置を含む少なくとも１個のメモリ
オペレーシヨンを含むメモリ記憶手段を含み、前述のよ
うに、情報の各ユニット情報の複数のワードからなる。

各メモリプレーン（ｓｕｂ　−ｐ　ｌ　ａｎｅ）手段の
方は、ワードの記憶位置を含む対応する複数のサブプレ
ーン手段を含み、各メモリオペレーシヨンの情報の単位
を記憶する位置は、各サブプレーン手段からのワード記
憶位置からなる。

各書込み要求は書込みアドレスと、曹込むべき情報のワ
ードの数を規足する指令とを含む。メモリユニット制御
手段は書込み要求アドレスに応答して、情報を書込むべ
き情報ユニット記憶位置からなる対応する複数のサブプ
レーンワード位置を識別するメモリプレーンアドレスを
発生させ、かつ書込み要求命令に応答して、書込むべき
ワードに対応するサブプレーン手段を識別する１個以上
の書込みイネーブル（ｅｎａｂｌｅ）信号を発生させる
。

サブプレーン手段はメモリプレーンアドレスと、イネー
ブル信号とに応答して情報を対応するワード記憶位置へ
書込む。

このように、本発明の目的は、情報記憶の基本単位が当
該システムで使用される複数のワードサイズであり、読
取りの局面に２いては、１回の読取り操作において複数
の情報単位を読取り、曹込みの局面においては、一時に
情報の複数の単位あるいはワードのいずれかを書込む改
良メモリを提供することである。

本発明のその他の目的、利点ならびに特徴は好適な実施
例についての以下の説明と添付図面と全参照すれば当該
技術分野の専門家には理解されよう。

好適な実施例の説明 以下の説明は本発明の現在好適な実施例を組入れた計算
機システムの構造および第４レー／ヨンに関するもので
ある。以下の説明において、本計算機システムの全体構
造および第４レーシヨンをまず全体のブロック線図レベ
ルで示す。次いで、本発明のメモリと、そのある特徴を
ブロック線図およびタイミング線図により詳細に説明す
る。

添付図面で示されているシステムエレメントＶＣ関する
参照番号は３桁で構成する。２桁の最下位の桁（右端の
もの）は特定の図面に示す特定のニレメントラ示し、（
左端の）最下位の桁は前記エレメントが最初に田でくる
図面を示す。例えば、特定のシステムエレメントは第１
図において１２番目のエレメントとしてまず示され；該
エレメントは次いで参照番号１１２で示される。いずれ
の参照番号も前述の要領で特定のエレメントが以下の説
明において最初に示された際に付与され、該エレメント
に言及する場合いずれにおいても残りの説明や図面にお
いて、そのまま作用される。

第１図を参照すれば、本発明を組入れたシステム１０２
のブロック線図が示されている。第１図に示すように、
システム１０２はプロセッサユニット（ＰＵ）１０４、
主メモリ（ｕｕ）１０６、システム制御ユニットＣ５ｃ
ｖ）ｌ　ｏ　８および１個以上のサテライト処理ユニッ
）　Ｃ’５ＰＵ）１１２とを含む。これらのエレメント
は双方向にシステムバス（：Ｂ）　１１４に対して接続
され、かつ相互接続されており、該システムバス１１４
は双方向性のシステムアドレス（ＳＡ）バス１１６と、
双方向性のシステムデータ（ＳＤ）バス１１８およびシ
ステムバス制御（ＳＢＣ）Ｉ）ンク１１９とから構成さ
れている。ＳＡババス１６とＳＤババス１８とはそれぞ
れ、システム１０２のエレメント間でアドレスとデータ
とを転送し、一方ＭＣバス１１７はＭＭ１０６のオペレ
ーション全制御スる。ＳＢＣリンク１１９は５’Ｂ１１
４の各種のユーザ、例えばＰＵ１０４、＆＃１０６．５
ＣＵ１ｏ８およびＳＢＩ　１１０による。Ｓ’Ｂ１１４
へのアクセスを制御する機構を提供する。また、例えば
ＰＵ１０４、Ｓ　ＣＵ　１．０８、ＭＭ１０６および５
Ｂ１１．ＬＯのようなシステム１０２のある種のエレメ
ントもサポートリンク（！；Ｌ）バス１２０によってさ
らに相互接続されている。以下に説明するように、ＳＤ
ハ、’、　１２０は５ＣＵ１ｏ８と、システム１ｏ２の
ある種のエレメントの内部オイレーショントノ間のアク
セスや通信をできるようにする。

まずＰＵ１０４に言及する。ＰＵ１ｏ４は処理によって
制御されて、即ちプログラムの実行の間受取られる指令
によって制御されてデータに対する演算を実行する中央
処理装ＲＣｃｐび）１２２を含む。以下の説明において
詳述されるように、ＣＰＵ１２２とＰＵ１ｏ４の関連エ
レメントとは、ＣＰＵ１２２が各ＣＰＵサイクルに対し
て１回のマイクロ命令を、かつ一時に１回のマイクロ命
令を実行することによりマイクロプログラムにより制御
される。

ｃｐｖｌｚｚは主として、２進および１０進法の算術演
算および論理演算を行い、かつ以下に説明する形式の一
般的命令を実行する。また、ＣＰＵ１２２はアドレス発
生ユニット（ＡＧＵ）　１２４　ヲサポートしである種
のアドレス発生演算、例えば命令アドレスに関連した計
算全実行する。ｃＰび１２２はさらに、これも後述する
システムズログラム制御ワードを発生し、かつ保持する
。また、ＣＰＵ１２２はマイクロ命令ブランチアドレス
を発生さぞ、かつ以下において詳細に説明するマイクロ
コードシーケンサから受取ったリテラルフィールドを用
いてリテラルフィールトゲ定値演算を実行する。第１図
に示すように、ＣＰび１２２はＳＬババスｚＯに接続さ
れたシステム１０２のエレメントの中の１個である。

ＣＰＵ１ｚ２にはアドレス発生ユニツｌ−（ＡＧＵ　）
１２４が付属しており、該ユニットは後述するようにマ
イクロ命令の先取りおよび待機の機構？含む。ＡＧＵ１
２４は命令を取出し、命令のフィールドから該命令によ
って演算されるべき演算数に関する仮想アドレスと、か
つ前記命令を実行するマイクロ命令ルーチンｌａ別する
ディスパッチアドレスとを発生させる。また、ＡＧＵ１
２小は、再び現任の命令フィールドから、実行すべき次
の命令の仮想アドレスを発生させる。

以下詳しく説明されるように、ＡＧＵ１２ΦとＣＰＵ１
ｚ２）−けそれぞｈ−合会盾笹ユニット訃十び実行演算
ユニットと称してよい。ＡＧＵ１２４とｃｐｖ１２’；
ｚとは個別に、かつ同時に作動して、命令取出し、命令
の復号化、演算数の取出しおよび命令の実行と全オーバ
ラップさせ、Ｐび１０４の内部パフォーマンスを向上さ
せる。

ｃｐｖｘｚ２．とａＧＵ　１２４とにはアドレス変換ユ
ニット／キャッシュ（Ａ７’Ｕ／Ｃ）１２６が付属して
おり、該ユニツ）１２６はＰＵ１ｏ４と５Ｂ１１４との
間のデータとアドレスの経路として動作し、ＣＰＵ１２
２とａＧＵ１２４とは共に連結され、かつＰＵ１０４の
内部データとアドレス経路とによりＡＴＵ／Ｃ１２６に
連結されている。前述のように、ＡＧＵ１２４は仮想ア
ドレス、即ちプロセスのアドレス空間に関連した命令２
よび演算数のアドレス全発生し；プロセスはユーザ用プ
ログラム全実行するエンティティであり、かつアドレス
空間とプログラムの実行の現在状態とによって表示され
る。ＡＴＵ／Ｃ１２６はＡＧＵ１２４に関連して作動し
、仮想アドレス全、例えばＡｆＭ１０６からの読取りお
よび書込み用のシステム１０２のアドレス空間内での対
応する物理的なアドレスへ変換する。ＡＴＵ／Ｃ１２６
もＣＰＵ１２２に関するキャッシュ機構として動作し、
即ち演算に先立って演算数および命令を取出し、かつ記
憶する。再び、ＡＴＵ／ＣはＣＰＵ１２２とＡＧＵ１２
４と同時に演算する。

ＰＵ１０４はさらに、例えばＣＰＵ１２２ｆ）ようなＰ
Ｕ１０４のその他の演算と共に浮動小数点算術演算を実
行する浮動小数点ユニツ）　（ＦＰＵ）１２８を含む。

ＦＰＵ１２８はＳＬババス２０から接続されたシステム
１０２の別のエレメントである。

第１図に示すＭｎ２Ｏ３に言及すれば、Ｍｎ１Ｏ６はデ
ータおよび命令を記憶する１以上のメモリユニットＣＭ
Ｕ）１３０と、ＭＵ１３０から、かつＭＵＬ３０へのデ
ータならびに命令の読取りおよび書込みを制御するメモ
リ制御ユニット（ＭＣＵ）１３２とを含む。ＭＣＵはＳ
Ａババス１６、ＭＣバス１１７、ＳＤババス１８および
ＳＥＣリンク１１９から接続され、かつＳＬババス２０
から接続されるシステム１０２のエレメントの中の１個
である。

５ＣＵ１０８は主としてシステム全体の制御およびサポ
ートオペレーションを実行する。第１図に示すように、
５ＣＵ１０８はシステムコンソールとして作動し、かつ
、例えばマイクロコードをＰＵ１０４へ充てんするため
のディスケットサブシステムを提供しつる。また、５Ｃ
Ｕ１０８はローカル機能診断を行い、かつ遠隔診断のた
めのリンクを提供しつる。５ＣＵ１０８のその他の機能
としては、停電時の自動リスタート機能、エラーロギン
グおよびシステムのアクティビティモニタリングを含む
。

最後に５Ｂ１１１０および５ＰＵｔ１１２に言及すれば
、５ＰＵｊ１１２は例えばプリンタ、通信リング、端子
、およびディスク駆動装置のような周辺装置に対するイ
ンテリジェントコントローラ／インタフェースである。

５ＰＵｔ１１２は５Ｂ１１１０を介して入出力（ＶＱ）
バス１３６に接続されている。５ＢＩ１１０は、５ＰＵ
１１．２と協働１、−Ｃ，ＩＯババス３６とシステムバ
ス１１４．１！：の間の通信インタフェースとして作動
し、周辺装置とシステム１０２のエンメントの間で情報
を転送させる。

前述のようにＭｎ２Ｏ３はシステム１０２の物理的メモ
リからなり、ＰＵ１０４により演算されるべきデータと
プログラムとを記憶するために使用される。情報は、供
給されるアドレスや命令に応答してシステムバス（，１
）１１４’を介して、例えばＰＵＩＯ４または、Ｓ’Ｂ
１１０および５ＰＵ１１２のようなシステム１０２のそ
の他のエレメントとＭｎ２Ｏ３の間で通信される。

第１図に示すように、Ｍｎ２Ｏ３はデータや命令を記憶
するための１個以上のメモリユニット（ＭＵ）　１３０
と、ＭＵ　１３０から、かつＭＵ１３０へのデータや命
令の読取りおよび書込み全制御するメモリ制御ユニット
（ＭＣＵ）１３２とを含む。

ＭＣＵＣｌＳＢｌ、１＋から双方向に接続され、かつメ
モリバス１３４を介してＭＵｌ、３０へ双方向に接続さ
れている。前述のように、メモリバス１３４は、データ
／アドレスバスと、ＭＣＵｌ、３２とＭｌ、ｒ１３０と
の間でメモリオペレーション制御信号を通信する制御バ
スとからなっている。

Ｍｎ２Ｏ３と５’Ｂ１１４とによって作動するシステム
１０２のデータ構成を簡単に考察した後、メモリユニッ
ト（ＭＵ）１３０とメモリ制御ユニット（ＭＣＵ）　１
３２とを含むＭｎ２Ｏ３の構造とそのオペレーションと
をその順序でまず以下に説明する。従来からの構造のも
のであり、当該技術分野の専門家には十分理解されるＭ
Ｕ　１３０の部分については本明細省では詳しく説明し
ない。しかしながら、本発明に関係するＭＵ　１３０の
部分は詳しく説明する。

前述のように、情報はバイトおよびその倍数のｂ　ＥＪ
　単位システム１０２のエンメントにより操作され、し
たがって、１以上のバイトの倍数として構成すれる。Ｓ
Ｄババス１８はダブルワード幅のバスであり、したがっ
てＳＤババス１８を通る全ての情報の転送はダブルワー
ド（６４ビツト）の形式である。しかしながら、そのよ
うなダブルワード形式の実際の情報内容はバイト、ハー
フワード（２バイト）、ワード（４バイト）あるいはダ
ブルワード（８バイト）でよい。そのような場合、情報
を含んでいないワードのビットは空ビットで充てんすれ
ばよい。

以下詳細に説明するように、ＭＭ１０６からの全ての読
取りは６４ビツトの情報を含むダブルワードであり、一
方ＡｆＭ１０６への書込みはバイト、ハーフワード、ワ
ードあるいはダブルワードでよい。同様に、情報は基本
的にはダブルワード構造でＭＵ１３０に記憶される。

前述のように、全ての書込みはダブルワード形式であり
、ＳＢＣバス１１９全介してＭＡ／１０６に供給される
メモリオペレーション命令はダブルワード形式のどの部
分が実際の情報を含んでいるかを指示する。また以下に
説明するように、ＭＷ１０６は次いでダブルワード形式
から実際の情報ビラトラ抽出してそれらのビットを、書
込み操作によりアドレスされたＭＵ１３０のダブルワー
ドの正しい位置へ書込む。

前述のように、システム１０２の物理的メモリを構成す
るメモリエレメントはＭＵ　１３０に含まれ、したがっ
てシステム１０２の物理的メモリのサイズはＭＭ１０６
におけるＡ／Ｕ１３０の数および個々のＭＵ１３０の記
憶容量とによって決まる。

ＭＵ　１３０への情報の書込みと、ＭＵ１３０からの情
報の読出しとは、ＭＵ１３０とＭＣＵ　１３２との間で
メモリバス１３４全介して情報やアドレスを通信するこ
とによりＭＣ’Ｕ１３２によって制御される。前述のよ
うに、メモリバス１３４は、例えばメモリクロック、リ
フレッシュ命令、およびある特定のメモリオペレーショ
ンに対する命令のようなある種の制御信号ｆＭｃＵ１３
２からＭＵ１３０へ通信する別のバスを含む。

以下に説明するように、ＭＵ１３０からの、読取りかつ
ＭＵ１３０への書込みの全てはダブルワードあるいはそ
の倍数で行われ、情報はダブルワードでＭＵ１３０に記
憶される。バイトおよび２）−フワードの書込みはＭＣ
Ｕ１３２によって行われ、該ＭＣび１３２は書込むべき
バイトならびにハーフワードを５Ｂ１１４からＭＣＵ　
１３２に供給すれるダブルワードフォーマットから取り
出し、バイトおよびハーフワードｋＭＵ　１３０に書込
むべきダブルワードにフォーマット（ｆｏｒｍａｔ）す
る。

以下に説明のように、ＭＵ１３０の書込み制御機構によ
って１のワードがＭＵ　１３０へ直接書込まれる。ダブ
ルワードは６４ビツトの情報全含むものとして説明した
が７１／ＥＭ１０６内のダブルワード、即ちＭＵ　１３
０に記憶されるダブルワードは７８ピッＩ−ｔ−含み、
追加の１４ビツトはエラー検出および訂正のためのシン
ドロームビットであることに注目すべきである。これら
のビットはＭＵ１３０へ情報を書込む際ＭＣＵ１３２に
より加えられ、ＭＵ１３０から情報を読取る際ＭＣＵ１
３２によって便用される。したがって、かつ以下の説明
のために、６４ビツト幅のワードと、シンドロームビッ
トを含む７８ビツト幅のワードの双方に対して「ダブル
ワード」という用語を用いることにする。以下の説明の
所定個所に出てくる「ダブルワード」の特別の意味は以
下の説明から明らかにされ、かつ記載したＭｕの領域、
即ち、ダブルワードがシンドロームビットならびに情報
ビットを含むか否かによって変ってくる。

前述のように、ＭＵ　１３０に含まれる７８ビツトのダ
ブルワードは一対の３９ビツトの単一ワードとして得造
的に構成されることも注目すべきである。そのような単
一ワードの各々は３２個の情報ビットならびに、ダブル
ワードを構成する単一ワードの対でなくその単一ワード
のみに関してその単一ワードと関連する場合の７シンド
ロームビツトとを含む。再び、以下の説明の所定個所に
おける「単一ワード」あるいは「ワード」の特定の意味
は以下の説明から明らかとなり、かつ記載するＭＭ１０
６の領域、即ち、ダブルワードがシンドロームビットな
らびに情報ビットをも含むか否かによって変ってくる。

第２図を参照すれば、１つのＭＵ’３．３０のブロック
線図が示さｎている。第２図に示すように、ＭＵ１３０
は、Ａ／Ｕ１３０に掘込てれるべき読取り／書込みアド
レス並び）で情報を受取るためにメモリバス１３４から
接続された、７８ビット幅のメモリ入力情報／アドレス
（ＭＩＩＡ）バス２０２を有する。７８ビット幅のメモ
リ出力情報（ＭＯ７）バス２０４も、ＭＵ１３０から読
取った情報をメモリバス１３４へ供給するため同様にメ
モリバス１３４に接続されている。

ＭＩＩＡバス２ｏｚならびにＭＩＯバス２０４はメモリ
バス１３４によって論理的かつ機能的に相互に接続され
て単一のＭＵ１３０人力／出力バスを構成する。したが
って、第２図に示すように、ＭＵ　１３０への、かつＭ
Ｕ１３０からの接続の数は、本発明においてはＭＩＩＡ
バス２０２とＭＩＯバス２０４とを内部で相互に接続し
単一の内部バスを形成することにより減少する。したが
って、ＭＩＩＡバス２０２とＭＩＯバスｚ０４とをメモ
リバス１３４に接続するのに単に１組のバス導体が必要
とされるのみである。この構成から明らかなように、Ｍ
Ｕ１３０への情報の書込みおよびＡ／Ｕ１３０からの読
取りはインタリーブされ、即ち同時に行なわれるのでは
なく、別々の読取りおよび書込みサイクルにて行なわれ
る。

第２図に示すように、ＭＵ１３０における情報記憶エレ
メントは偶数のダブルワードメモリプレーン（ＥＷＰ）
ｚＯ６と奇数のダブルワードメモリプレーン（ＯＷＦ）
２０８となるよう構成される。

Ｈ：ＷＰ　２０６とＯＷＰ　２０８とは同一で、かつ対
称的であり並列に接続され、各々がダブルワード幅を有
する。前述のように、ＥＷＰｚＯｆ３と０ＷＰ２０８と
は、ダブルワードを構成する２個の単一ワードを含む２
個の単一ワード幅のサブプレーンにおける、対応するア
ドレス位置を備えた２個の並列の単一ワード幅すブプン
ーンとして、それぞれの内部が構成されている。即ち、
ＥＷＰ　２０６あるいはＯＷＰ　２０８のいずれかにお
けるダブルワードのアドレスが、ＥＷＰ２０６あるいは
０ＷＰ２０８のいずれかを含む２個の単一ワードサブプ
レーンにおいて適合し、かつ対応する記憶位置を示し；
これらの対応する単一ワード幅の記憶位置は２個の単一
ワードを含み、これらの単一ワードが一緒になって、ア
ドレスされたダブルワードを構成する。

ＥＷＰ２０ｆ３とＯＷＰ　２０８とは従来の構造のもの
であって、列とコラムとがその中の個々の位置をアドレ
スし、列とコラムのストローブと書込みイ２−７％入力
とがメモリエレメントアレイの作動を制御するようにし
ている市販のメモリエレメントのアレイである。第２図
に示すように、ＥＷＰ　２０６とｏｗＰ　２０８とを構
成する４個の単一ワード幅のサブプレーンには以下に説
明するＭＵ１３０制御ロジックからの個別の書込みイネ
ーブル入力を備えていることに注目すべきである。

ＥＷＰ　２０６とＯＷＰ　２０８（７）７　トレスス被
−スは、偶数のアドレスをＥＷＰ２０６に、奇数のアド
レスをＯＷＰ　２０８に位置させて連続したダブルワー
ドのアドレス位置がＥＷＩ’＃０６と０ＷＰ２０８にお
いて交互に位置するように構成される。

このようなアドレスの構成によりＥＷＰ　２０６とＯＷ
Ｐ　２０８内での情報のインタリーブを減少させ、その
ためダブルワードの連続した読取りと書込みＥＷＰ２０
ｆ５と０ＷＰ２０Ｂとに対して交互に最も頻繁に行われ
る。このため、連続したダブルワードの読取りあるいは
書込みを行ないうる速度を増し、そのためＭ、Ｍ２Ｏ３
の演算速度を増加させ、後述のように、ＭＵ１３０から
のダブルワードの読取りのパイプライン化を可能とする
。

ＥＷＰ　２０６またはＯＷＰ　２０８内において、２個
の単一ワード全含むサブプレーンの、対とされた単一の
記憶位置が前述のように所定のダブルワード全構成する
ようにして一連の偶数あるいは奇数のダブルワードが一
連のアドレス位置に記憶される。

ＭＵ１３０の情報出力および入力経路を検討する。ＥＷ
Ｐ　２．０６とＯＷＰ　２０８とを構成する２個のサブ
プレーンの、２個の３９ビット幅のデータ出力（ＤＯ）
経路はそれぞれ、偶数出力ラッチ（ＥＷＯＬ）２１０と
奇数ワード出力ラッチ（ＯＷ０Ｚ、）２１２の入力側に
並列で接続されている。

したがって、ＥＷ２０６と０ＷＰ２０８０データ出力経
路は機能的に７８ビツト、即ちダブルワード幅であり、
かつ後述するようにＥＷＰ２０６とＯＷＰ　２０８から
の読取りは二重ワード、即ちＥＷＰ　２０６およびＯＷ
Ｐ　２０８の単一ワード幅サブプレーンの各々からの並
列で適合した単一ワードである。ＥＷＯＬ２１０と０Ｗ
ＯＬ２１２の７８ビツト幅の出力側の方は出力ラッチ（
ＯＬ）２１４の入力側に並列に接続され、その７８ビツ
トの出力側の方はメモリバス１３４に接続されている。

この出力経路構造、即ち各メモリプレーンが単一の共用
出力経路ラッチで駆動する出力ラッチを。

有する経路構造がダブルワードの連続読取りを可能とす
る。例えば、ＭＵ１３０アドレス機構に関して以下に説
明するように、ＭＣＵ１３２からの単一のアドレス入力
を用いてＨ：ＷＰ　２０６ｊ？よびＯＷＰ　２０８の各
々からダブルワード、即ち一方のメモリプレーンから偶
数または奇数のダブルワードと、他方のメモリプレーン
から次の一連の奇数するいは偶数のダブルワードを読取
ることができる。これらの２個のダブルワードは次いで
ＥＷＱＬ２１０と０ＷＯＬｚ１２とへ同時にラッチされ
、元のアドレスにより選定された□Ｌ２１４へ通された
アドレスずみのワードの方はメモリバス１３４へ通され
る。すでにそれぞれのメモリプレーン出力ラッチでラッ
チされている次の連続するダブルワードに次いで、次の
ダブルワードを得るためにＨ：ＷＰ　２０６とＯＷＰ　
２０８とを再アドレスする必要なく前記メモリプレーン
出力ラッチから、ＱＬ２１４を通ってメモリバス１３４
へ読出すことができる。したがって、２個の連続したダ
ブルワードはメモリバス１３４とＳＤババス１８とに対
して、したがって要求元に対してバスのデータ速度にお
いて読出され、そのため要求元は２個のダブルワードの
「バースト」全受取る。したがって、この特徴はメモリ
から要求元へ読出すことができる。

換言すれば、−回のアドレス演゛算によって、４ワード
の読出し操作と称しうる第４レーシヨンにおいて、ＭＵ
１３０から４個の連続したワードを読出すことができる
。そのような操作においては、単一のアドレスに２個の
連続したダブルワードを並行して同時に読取ることにな
り、そのダブルワードは各々がそれぞれのメモリプレー
ンからのものであり、続いてダブルワードの各々を連続
して読取る。以下に説明されるように、ＭＵ１３０のア
ドレス機構はさらに、単一のアドレス入力に応答して複
数の、連続した４ワード読取り操作を可能とする。本実
施例においては、例えば、単一のアドレスとＭＣＵ　１
３２からＭＵ　１３０への対応する命令を設けることに
より２つの連続した４ワード読取り操作を供給すること
によって、８ワード読取りと称する一回の操作において
８個のワードが読取られる。この場合、要求元は８個の
連続したワードの「バースト」全受取る。本発明の他の
実施例において、この特徴はメモリ読出しを要求するエ
レメントの機能的な特性と限度とに応じてさらに長い連
続したダブルワードにまで展開することかできる。

さてＭＵ　１３０の入力経路について言及すれば、前述
のように、ＭＩＩＡバス２０２は、メモリバス１３４お
よびＭＣＵ　１３２からＭＵ１３０への入力経路である
。ＭＡｆ１０６のオぜレーションを示すタイミング線図
に関して以下に説明するように、アドレスと情報とはＭ
Ｕ１３０の入力へ時間的に多重化され、即ち実施されつ
つあるオにレーションの要求に応じてＭＩＩＡバス２０
２へ多重化される。

また前述のように、システム１０２における物理的なア
ドレスは２４ビツト幅であり、そのためＭＵ　１３０人
力の７８ビツトの中５４は情報専用に用いられ、２４ビ
ツトは情報とアドレスの双方に用いられる。物理的アド
レスが３１ピツトまで広げられたシステム１０２の別の
実施例においては、ＭＵ１３０の入力ビツトの中の４７
ビツトが情報専用に用いられ、３１ビツトが情報とアド
レスの双方に用いられる。この場合、以下の説明はある
バッファ／ランチおよびバスの幅を２４ビツトから３１
ビツトまで増す点についてのみ修正される。

第２図を参照すれば、第２図に示されているように、７
８ビツトのＭＩＩＡバス２０２は７８ビツトの入力バッ
フで′ランチ（ＩＢ）２１６の入力側に接続される。７
４２１６の７８の出力ビットの中、情報専用のビットに
対応する５４ビツトがＥｒ２Ｏ３とＯＷＰ　２０８の対
応する５４の情報ピット入力側に並列で接続される。

情報とアドレスの双方に使用されるビットに対応するｌ
Ｂ２１６の２４の出力ビットはデータバッファ／ラッテ
（ＤＢ）２１８の２４ビツトの入力側と、２４ビツトの
アドレスバッファ／ラッチ（ＡＢ）２２０の入力側に接
続される。第２図に示すように、ＤＢ２１Ｂの２４ビツ
トの出力側はＥＷＰ　２０６とＯＷＰ　２０８の対応す
る入力ビツトに並列に接続され、一方ＡＢ２２０の２４
ビツトの出力は以下に説明するＭＵＥ−３０のアドレス
機構に供給される。

前述のように、ｌＢ２１６からＤＥ　２１８＄’よびＡ
Ｂ２’ＩＯの入力側に米る２４ビツトは２４ビツト・ア
ドレスあるいはＭＵ１３０に書込むべきダブルワードの
７８ビツトの中の２４ビツトのいずれかから構成される
。前記２４ビツトがＭＵ１３０に書込まれるべきダブル
ワードの一部を構成する場合、Ｄ８２１８が作動してバ
ッファに入れ、ｚ４の情報ビットｆＥＷＰ２０６とｏｗ
ｐ２０８の対応する入力側に供給する。これらの２４（
７）情報ビットは、ｌＢ２１６からＥＷＰＺＯ６とＯＷ
Ｐ　２０８とへ供給される対応する５４ビツトと並行に
、かつ同時に供給される。ｌＢ２１６の出力側に来る２
４ビツトは２４ビツト・アドレスを構成する場合、ＡＢ
２２０が作動してバッファに入れ、２４ビツトのアドレ
スｆＭＵ　ｌ　３０のアドレス機構へ供給する。この点
に関して、ＤＢ２１８の基本的な機能は、ｌＢ２１６の
２４の出力ビツトがメモリプレーンおよびアドレス機構
の双方の入力側を励振する必要のある限り、アドレスと
情報の双方に対して使用する前記２４の出力ビットに対
する負荷を減少させることである。

ＭＵ１３０のアドレス経路とアドレス機構について言及
する。前述のように、ＭＣＵ　１３２からＭＵＳ　ｌ　
３０ヘアドレスが提供され、一方、例えばメモリクロッ
ク、リフレッシュ命令およびある特別なメモリ演算に対
する命令のようなある種の制御信号は、内部メモリ制御
バスを介してＭＣＵ１３２からＭＵ１３０へ伝えられる
。以下説明するように、ＭＵ１３０のアドレス機構は対
応してアドレスロジックおよび演算制御ロジックに構成
される。アドレスロジックは主として、ＥＷＰ２０６お
よび０ＷＰ２０８に対するアト７スの発生及び供給に関
係する。演Ｘ制御ロジックは、例えば、列とコラムスト
ローブ信号ならびに書込みイネーブル信号をｇｗｐ２ｏ
６および０ＷＰ２０８へ供給し、かつ前述のように複数
のワードの読取りを実施する上でアドレスロジックによ
ってアドレスの発生全制御する信号を供給することがで
きる。

第２図を参照すれば、ＭＵ　１３０演算制御ロジツク（
ＯＣＬ）２．２２はメモリバス１３４のＭｕ１０６制御
信号部から接続された制御入力側と、ＡＢｚ２０のアド
レスビット出力側からのあるものから接続されたアドレ
ス入力側とを有する。前記制御入力側の中には、メモリ
クロック（ＨＥＭＣＬＫ）、リフレッシュ命令ＣＲＦＲ
ｓｇ）、列アドレスストローブ（ＲＡＳ）、書込みイネ
ーブルストローブ（ＷＲ８ＴＥ＞および複数ダブルワー
ド読取り操作に関する命令（ｕｎｗＤ）とがある。また
ＭＣＵ　１３２からの制御入力には、ＭＵ１３０がその
ｌＢ５２１６を開放してアドレスまたはデータを受取る
べきことを指示する０ＰＥＮ命令と、共に２ビツトの制
御コードとして作動しＥＷＰ　２０６とＯＷＰ　２０８
からの情報の読取り全制御するＯＤＷおよびＤｏ語命令
が含１れている。例えばＯＤＷ／Ｄｏの最初の組合せに
よって、ＥＷＯＬ２１０とＱＺ、２１４とがＨ：ＷＰ　
２０６からメモリバス１３４へ退散のプレーンのダブル
ワードを読取りできるようにし、−力筒２の組合せによ
って、０ＷＯＬ２１２とＯＺ、２１４とが０ＷＰ２０８
からメモリバス１３４への奇数のプレーンのダブルワー
ドを読取ることができるようにする。

さらに、ＯＤＷ／Ｄｏの第３の組合せによってＥＷＰ２
０６およびＯＷＰ　２０８へのデータ入力経路がダブル
ワードをメモリプレーンへ書込みができるようにする。

第２図に示すように、０ＣＬ２２２はメモリユニット制
御およびタイミングロジック（ＭＵ　ＣＴ）２２４、ア
ドレスレンジロジック（ＡＲ）２２６、おヨヒアドレス
コンパレータ（ＡＣ）　２２８とヲ含む。まずＡＡ’２
２６を参照すれば、ＡＲＺ２６は１組の内部アドレスジ
ャンパ（ｊｕｙｙｃｐｇｒ）接続を含み、該接続は特定
のＭＵ１３０の記憶容量とメモリエレメントのタイプと
に対応するようセットできる。またＡＡ’２２６は、次
の下位の範囲のアドレスを有するＭＵ　１３０からの入
力、即ちノ・イアドレスプレピアス（Ｈｉｇｈ　Ａｄｄ
ｒｅｓｓ　Ｐｒｅｖｉｏｕｓ）（ＨＡＰ）ｆ受取る。前
のＭ［１３０からのこのＨＡＰ入力は前記の前のＭＵ１
３０に含まれる最大オーダのアドレスを示し、このよう
に現在のＭＵ１３０の最下位の、即ち開始アドレスを指
示する。ＡＲ２２６は加算器を含み、該加算器はアドレ
ス入力と、ジャンパにより伝えられるＭＵ１３０アドレ
ス範囲とに応答して、現在のＭＵ１３０に含まれている
最高のアドレスを指示する出力バイアドレス（ＨＡ）’
を次のハイアドレス範囲ＭＵ１３０に対して発生する。

ＡＲ２２６は、ある種のメモリオペレーションを行うも
のとして現在のＭＵ　１３０の容量を指示する出力をＭ
ＵＣＴ２２４に供給し、かつ現在のＭＵ１３０に位置す
る最低と最高のアドレスとを指示する出力をＡＣ２２８
へ供給する。

ＡＲ２ｚ６によって供給されるアドレス範囲情報の他に
、Ａ（：’２２８はＡＢ２２０の出力側で供給される２
４ビツトのアドレスを受取り、現在のＭＵ１３０に位置
するアドレスの範囲なＡＢ２２０カラ出てくるいずれか
のアドレスと比較する。もし特定のアドレスが現在のＭ
Ｕ　１３０に位置する範囲に入るとすれば、ＡＣ２２Ｂ
がこのことの発生を指示し、そのため現在のＭＵ１３０
によるメモリオペレーションを開始する出力をＭＵＣＴ
２２４に対して発生する。

最後にＭＵＣＴ２２４を参照すれば、ＭＵＣＴ２２４は
ＡＲ２Ｚ６およびＡＣ２２Ｂからの前述の入力と、ＭＣ
Ｕ　１３２からの制御入力とに応答して、指示されたメ
モリオペレーションヲ実行する上でＭＵ　１３０のニレ
メンＩｆ制御するに必要なタイミングおよび制御信号を
供給する。ＭＵＣ７’２２４は例えばＥＷＰ２０６とＯ
ＷＰ　２０８用の列とコラムのアドレスストローブと、
ＥＷＰ２０６とＯＷＰ　２０８とからな□るサブプレー
ンに対する個々の書込み可能命令と、ＥＷＯＬ　２　’
、　０１ＯＷＯＬ？！、１２）ｌＢ２１６、ＤＢ　２１
８２よびＡＢ２２０用のイネ−ｆｅ塘号とを発生させる
。後述するように、ＭＵＣＴ２２４はまた、ＭＵ　１’
３０のアドレスロジックに対するある種の制御信号を発
生させる。

Ａ［７１３０の内部制御信号の他に、ＭＵＣＴ２２４は
ある種の制御信号ｆＭＵ　１３２に対して発生さぜ、Ｍ
Ｕ１３０のオペレーション状態を指示すみ−その上う７
）ＭＩＪ−１−ｒｘ寸　ＭＵ　１　（Ｉ　ＲｆｂけるＭ
Ｕ１３０の中の１つのＭＵ１３０がＭＣＵ１３２によっ
て供給される。アドレスに対応するアドレスを含んでお
り、要求されたオペレーションに応答していることを指
示する信号と、ＭＵ１３０がその要求に対していつ応答
しているかを指示する信号とを含む。

ＭＵＣＴ２？、４．の詳細な構成は当該技術分野の専門
家にはよく理解されるので、実施したＭＵＣＴ２２４の
機能を本明細書で説明し、それ以上Ｍび（１’７’２２
４を詳しく説明しないことにする。

第２図に示すｙび１３０のアドレスロジック全参照すれ
ば、ｇＷＰ２０６とＯＷＰ　２０８とのアドレス入力は
列／コラムアドレスマルチプレクサ（ＲＣＡＭ）と、順
アドレス発生器（ＳＡＧ　）とからなる経路を介して供
給される。ＥＷＰ　２０６とＯＷＰ　２０８とに対する
ＲＣＡＭとＳＡＧとはそれぞれ第２図においてＥＲＣＡ
ＭＺ３０とｇｓＡＧ２３２）および０８０４Ｍ２３４と
０８ＡＧ２３６として指示されている。

第２図に示すように、Ｅ：ＲＣＡＭ２３０とＯＲＣＡＭ
２３４とはその出力側がＥＷＰ　２０６とＯＷＰ　２０
８のアドレス入力側にそれぞれ接続されており、その第
１の入力側が、４１２２０から供給されるアドレスビッ
トの中のあるビットから、かつ第２の入力側がそれぞれ
ＥＳＡＧ２３２と０８ＡＧ２３Ｂから接続されている。

ＥＳＡＧ２３２と０３ＡＧ’；！、３ｆ３の方はアドレ
ス入力側がＡＢ２２０から供給されるアドレスビットの
中のあるアドレスビットから、かつ制御入力側がＭＵＣ
７’２２４から接続されている。

前述のように、ＥＷＰ　２０６とＯＷＰ　２０９とのメ
モリエレメントはメモリの記憶位置の列とコラムとして
構成される。前記メモリエレメント内の記憶位置は、列
アドレスと対応するコラムアドレスとの特定の組合せが
メモリプレーンにおける対応する記憶位置を識別するよ
うにさせて、列とコラムのアドレスとをＥＷＰ　２０６
と０ＷＰ２０Ｂのアドレス入力側に順に供給することに
より対応してアドレスされる。列アドレスと対応するコ
ラムアドレスとのそのような組合せの各々の方は、ＡＢ
２２０の出力側に供給される２４ビツトのアドレスの一
部を列アドレスビットとして使用し、かつ前記２４ビツ
トの残りを対応するコラムアドレスビットｔ−引出すた
めに使用して該２４ビツトから取出され、かつそれに対
応する。

第２図に示すように、ＡＢ２２０の出力側から直接接続
されるＥＲＣＡＭ２３０とＯＲ０１Ｍ２３４の第１の入
力側はＥＷＰ　Ｚ　０６と０ＷＰ２０８内の記憶位置の
列アドレスからなる。ＥＳＡＧ２３２と０８ＡＧ２３６
の出力側から接続されるＥＲＣＡＭ２３０とＯＲ０１Ｍ
２３４との第２の入力側の方はＥＷＰ２０６とＯＷＰ　
２０８内の記憶位置の対応するコラムアドレスから構成
される。次いで、ＥＲＣＡＭ２３０とＯＲ０１Ｍ２３４
とはＭＵ　ＣＴ　２２．．４によって制御されて作動し
、これらの列とコラムのアドレス入力ｆＥＷＰ２０６と
０ＷＰ２０Ｂのアドレス入力に対して順に多重化しその
中の記憶位置を選定する。

前述ノヨうに、Ｉｆ：５ＡＧ２３２とＯＳ　Ａ　Ｇ２３
６との演算について検討すれば、前述のように、Ｈ：Ｗ
Ｐ　２０６と０ＷＰ２０Ｂとのアドレススイースは偶数
番号のアドレスｆＥＷＰ２０６に位置させ、奇数番号の
アドレスをＱＷＰ　２０８に位置させて、連続したダブ
ルワードのアドレス位置はＥＷＰ　２０６とＯＷＰ　２
０８に交互に位置される。

さらに、メモリプレーン内の連続した位置、即ちＥ：Ｗ
Ｐ２０ｆ３内の連続した偶数のアドレス位置あるいはＯ
ＷＰ　２０８内の連続した奇数のアドレス位置とは、所
定のダブルワードを構成する２個の単一ワードをサブプ
レーンの対応する位置に位置させて、前記メモリプレー
ン内の連続したコラムアドレス位置に位置される。ＥＷ
Ｐ　２０６オヨヒＯＷＰ　２０８における連続した偶数
アドレス位置あるいは連続した奇数のアドレス位置は、
基本的には単一の列アドレスと連続したコラムアドレス
とを供給することにより選択できる。

まず、ＭＵ１３０から１個のダブルワードを読取ること
を検討してみる。ＥＷＰ　Ｚ　６　（１−よびＯＷＰ　
２０８の双方に対して同一の列とコラムのアドレスが供
給される。この単一の列／コラムのアドレスを組合せる
ことによって、それぞれが各メモリプレーンから各メモ
リプレーン出力ラッチ、即ち、ＥＷＯＬ２１０とｏｗｏ
Ｌ２１２への、２個の連続してアドレスしたダブルワー
ドを並行して同時に読取る。メモリ内での奇数あるいは
偶数のアドレス位置を識別するために通常使用される最
小の顕著なアドレスビットが次いで基本的に使用され、
その出力ラッチから、ＱＺ、２１４を介してメモリバス
１３４への特定のアドレスされたダブルワードを選別し
、かつ読取るために使用される。

メモリバス１３４からＨ：ＷＰ　２０６あるいは０ＷＰ
ＺＯ８のいずれかにおけるある位置へのダブルワードの
書込みは基本的には同じ要領で実施される。しかしなが
ら、書込み操作においては、偶数あるいは奇数アドレス
位置を選択する最小の顕著なアドレスビットは書込みイ
ネーブルストローブが、アドレスされた書込み位置を含
むメモリプレーンのサブプレーンに対してイネーブルに
するために使用される。

ＭＵ　１３０への単一ワードの書込みはダブルワードの
書込みの場合に似ているが、その単一のワードを、５ｗ
Ｆ２０６とｏＷＰ　２０８からなるサブプレーンの中の
選定した対応するサブプレーンへの書込みを含む。この
場合、アドレス入力は書込みアドレスによってＩ：ＷＰ
２０６または０ＷＰ２０８のいずれかを選定するために
再度使用される。次いでアドレスは書込みイネーブル・
ストローブを、書込みアドレスに対応する単一ワードア
ドレス位置を含む特定のサブプレーンに対してイネーブ
ルとするためにさらに使用される。

さらに以下に説明するように、ＭＣＵ１３２からの単一
アドレス入力を用いてＥＷＰ　２０６およびＯＷＰ’２
０Ｂの各々からダブルワード、即ち一方のメモリプレー
ンからの偶数あるいは奇数のワードと、他方のメモリプ
レーンからの次の連続した奇数あるいは偶数のダブルワ
ードとを読取るために使用できる。そのようなオペレー
ションにおイテ、ＥＷＰ　２０６とＯＷＰ　２０８（７
）双方に対して同一の列とコラムのアドレスが再び供給
される。

この単一の列／コラムアドレスの組合せによって、各メ
モリプレーンからそれぞれ２個の連続したダブルワード
をそれぞれの゛メモリプレーンの出力ラッチへ、即ちＥ
ＷＯＬｚｌｏと０ＷＯＬ２１２とへ並行して同時に読出
す。次いで、ＭＵＣＴ２２４はＭＣＵ　１３２によって
供給される４ワードの読取り命令に応答してメモリプレ
ーン出力ラッチから、□Ｚ、２１４ｔ−介してメモリバ
ス１３４へ、ＭＣＵ１３’２によって供給される初期ア
ドレスによって指示される順序、即ちアドレスが奇数で
あったとすれば奇数ワードを最初に、あるいは初期アド
レスが偶数であったとすれば偶数ワードを先にして２個
のダブルワードを選択し、かつ読取る。

ＭＵ１３０はさらに、単一のアドレス入力に応答して、
複数の連続した前記フォード（ｑｌＬａｄ）ワード（４
ワード）の読取り操作を可能とする。例えば、本実施例
においては、単一のアドレスと、ＭＣＵ　１３２からＭ
Ｕ１３０への対応する命令を設けて２つの連続した４ワ
ード読取り操作を可能にすることによって、８ワード読
取りと称される１回の操作において８７−ドを読取るこ
とができる。

例えば８ワード読取りのような、複数の連続した４ワー
ドの読取りの実施は前述のように、単一の列アドレスと
、対応する連続したコラムアドレスとを発生させる必要
がある。連続したコラムアドレスノ発生はＥＳＡＧ２３
２とＯ：ＥＡＧ２３６とによって達成される。

、：　（７）点に関シテ、ＥＳＡＧ２３ｚと０８ＡＧ２
３６とは、基本的にＡＥ２２０の出力側から供給される
コラムアドレスを第１の入力として有する加算器である
。ＥＳＡＧ２３２とＯＳ　Ａ　Ｇ２３６の加算器とはさ
らに、単一のメモリ第４レーシヨンにおいて実施しうる
複数読取り範囲を表示する複数のハードワイヤのアドレ
ス増分から第２の入力をそれぞれ備えている。例えば、
もしＭＵ１３０が２個の連続した４ワード即ち８ワード
までの読取りまでの実施が可能であったとすれば、ＥＳ
ＡＧ２３２と０８ＡＧ２３Ｂ加算器には０．１と２の増
ることによって、いずれかがＡＢ２２０から提供される
初期アドレス（加算Ｏ）、次の４ワード（加算１）およ
び第２の次の４ワード（加算２）のアドレスを表示する
アドレスを発生させることができる。この場合、０．１
および２の増分入力をＥＳＡＧ２３２へ供給し、かつ０
８ＡＧ２３６へＯおよび１の増分入力を供給することで
、ＭＵ１３０から８ワードまでの読取りを行なうのに十
分である。

本実施例において、Ｈ：ＳＡＧ　２３２と０３ＡＧ２３
６との各々は初期のアドレス入力とノ・−ドワイヤのア
ドレス増分入力との組合ぞから可能な全てのアドレスを
同時に発生させる。この場合、例えばＭＵ　１３０が一
回のメモリ第４レーシヨンにおいて８ワードを読取るこ
とができる場合、ＥＳＡＧ２３２．と０３Ａ０２３６は
ダブルワード読取りに対して初期アドレス（加算０）と
、今ワードの読取りに対して次のダブルワード（加算１
）を表わすアドレス出力と、および８ワードの読取りに
対１．て次の筑２のダブルワード（加算２）を表わすア
ドレス出力とを表わすアドレス出力全発生させる。命令
されたメモリオペレーションに対して適当なものとして
、ＭＣＵＴ２２４．から供給される命令入力アドレス選
択手段（Ａｓ）が、ＥＷＰ２０６と□ＷＰ　２０８とを
アドレスし、かつ読取るに必要なＥＳＡＧ２，３２と０
８ＡＧ２３６のアドレス出力を選定しそれから必要数の
ワードを読取る。

前記の連続した読取り操作の中、最初の４ワードの読取
り操作は前述のものと同様に実施される。

この場合、ＭＵＣＴ２２４により選択されるアドレス増
分は零である。−回のメモリ演算において実行されるべ
き連続した４ワードの読取りのためにＭＵＣＴ２２４が
選択したアドレス増分はシーケンスの第２およびそれ以
上の４ワードの読取りに対して連続してｌづつ増加され
る。メモリプレーンの出力ラフ、すからメモリバス１３
４へのダブルワードの選定は、−回の４ワード読取りに
関して前述した、ジ−タンスの各４ワード読取りに対し
実施される。増分を選択することによってアドレスを連
続的に発生させると、メモリバス１３４とＳＤババス１
８とへ、したがって要求元へ、バスデータの転送速度ま
での速度で連続した二重ワードを読取り、かつ転送する
ことができる。このように、要求元は一回のメモリオぜ
レーションにおいて、バス伝送速度で「バースト」、即
ち連続したダブルワードのシーケンスヲ受取ることがで
き、ＡｆＭ１０６から情報を読取りつる速度を著しく高
めることができる。

Ｂ、８．　　）ｌモリ制御装置（Ａｆ（１”Ｕ）１３２
（第３図）ＭＵ１３０の基本構造とそのオペレーション
について説明してきたが、ＭＣＵ　ｌ　３２の構造とオ
ペレーションとについて、第２図を参照しながら以下説
明する。

前述のように、メモリ制御装置（ＭＣＵ）１３２はＭＵ
　１３０から、かつＭＵ８１３０へのデータならびに命
令の読取りおよび書込みを制御し、かつＭＳＵ　１３０
と、システム１０２のその他のエレメントとの間のイン
タフェースと６通信リンクとｔ−ｆｔｒ。一方１ｃｊ？
イテ、ＭＣＵ１３２は５Ｂ１１４を介してシステム１０
２のその他の全てのエレメントへ双方向的に接続され、
システム１０２の全てのエレメントの間の一次通信リン
クを供給する。

前述のように、Ｓ　Ｒ１１，４は通信アドレス用のＳＡ
ババス１６と、通信情報、即ちデータおよび命令用のＳ
Ｄババス１８およびメモリオペレーション命令用のＳＢ
Ｃバス１１９とを含む。他方、ＭＣＵ　１３２はＭＣＵ
　ｌ　３２とＭＵ　１３０との間で情報およびアドレス
を通信するメモリバス１３４を介して、かつＭＣＵ　１
３２とＭＵ　１３０との間で制御信号を通信する内部メ
モリ制御バスを介しテＭＵ　ｌ　３０に双方向的に接続
されている。

第３図を参照する。第３図に示すように、ＭＣＵ１３２
はメモリバス１３４を含み、５Ｂ１１４とＡｆＭ１０６
の内部バスとの間のデータとアドレス経路並びにこれら
の経路用の制御ロジックとから主として構成されている
。これらの経路の各々およびそれらの第４レーシヨンに
ついて以下検討する。

まずアドレス経路について言及すると、第３図に示すよ
うに、ＭＣＵ１３２．はＳＡババス１６から接続され、
２個の内部２４ビツト経路に追従する２４ビツトアドレ
ス入力側を有する。ＭＣＵ１３２を通る第１のアドレス
経路は、アドレスラフｆ（ＡＬ）３０２．７）’Ｌ／ス
１／ジスタ（ＡＲ）３０４およびリフレッシュ／アドレ
スマルチプレキサ（ＲＡＭ）３０６の第１の入力側とを
含むバッファあるいはパイプライン化された経路である
。

ＲＡＭ３０６の出力側はメモリバス出力マルチプレクサ
（ＭＢＯＭ３０８　）の第１の入力側に接続され、ＭＢ
ＯＭ３０Ｂの出力側の方はメモリバス１３４に接続され
ている。ＭＢＯＭ３０Ｂを通るアドレスビットの通路は
前述のように、アドレスをＭＵ１３０の入力側まで運ぶ
よう構成された、対応するメモリバス１３４へアドレス
ビットを置くように構成されている。以下詳細に説明す
るように、このアドレス経路は、ＭＵ１３０へ書込むべ
き情報がＭＵ　１３０へ書込まれる前にＭＣＵ１３２の
ラッチ内でバッファ、即ち保留されるバッファ書込み操
作において使用される。

基本的にＡ／Ｍ１０６への全ての書込み操作はバッファ
付された、あるいはパイプライン化された書込みである
。即ち、情報および対応するアドレスは１例えば前に要
求されていた書込み、あるいは読取り操作、あるいはメ
モリリフレッシュ操作のように、前に実行されていた、
あるいは保留されていたオにレーションが完了するまで
ＭＣＵ１３２レジスタにおいて保持され、次いでＭＵ１
３０に供給される。このパイプラインは、例えばＰＵ１
０４あるいはＳＢＩ　１１０のようなエレメントが、現
在あるいは保留中のＭＭ１０６のオペレーションの完了
を待つのでなく、そのようにする態勢になっておればＡ
ｆＡｆ１０６ヘメモリオペレーシヨン要求を出しつると
いう点においてシステム１０２の動作の全体速度を速め
るために提供される。次いで、要求しているエレメント
は遅れることなく別のオペレーションに進むことができ
る。

また、アドレスされた書込み位置にあるダブルワードが
ＭＵ１３０から読取られ、書込むべき情報を含むよう修
正され、ＭＵ　１３０へ曹込まれると、例えばバイトあ
るいはハーフワード書込みの形でＡｆＭ１０６において
もバッファ付された曹込みが行いうること注目すべきで
ある。

第２のアドレス経路は、ＳＡババス１６からＭＢＯＭ３
０８の第２の入力側への直接の、７１°イブライン化し
ていない経路であって、ＳＡババス１６からメモリバス
１３４へ直接アドレスを供給するために使用される。こ
の経路は、例えば、以前に実行されつつあった、あるい
は保留されていたメモリオペレーションがない場合に使
用される。

前述のような状態で発生するメモリ要求はしたがって直
ちに実行を開始し、メモリ１０６が前述の要求に応答す
る速度を速くし、かつシステム１０２の全体演算速度を
速くする。ＭＢＯＭ３０８を通るこのアドレス経路から
ビットはＭＢＯＭ３０８の第１のアドレス入力側と同様
に、即ちアドレスをＭＵ　１３０の入力側へ運ぶよう指
定された対応するメモリバス１３４のビットへアドレス
ビットを位置させるように構成されている。

ＭＣＵ１３２へ供給される全てのアドレスは、直接の経
路全通してアドレスが実際にＭＢＯＭ３０Ｂに供給され
るとしても、ＡＬ３０２．とＡｇ２Ｏ３とにおいてラッ
チされる。以下に説明するように、全てのアドレスをこ
のようにバッファリングすることは、メモリ変更テーブ
ルならびにエラーログの操作に関係して行なわれる。

第３図に示す、第１のパイプライン化したアドレス経路
を再び参照すれば、ＲＡＭ３０６の第２の入力側はリフ
レッシュアドレス発生器（ＲＡＧ）３１０の出力側から
接続されている。ＲＡＧ３１０は当該技術分野で周知の
ようにメモリフレツショアドレスを発生させ、これらの
りフレッシュアドレスは必要に応じてメモリをリフレッ
シュさせるためにＲＡＭ３０６とＭ　Ｂ　ＯＭ　３０８
とを介してＭＵ１３０に供給される。

参照番号３１２と３１４とは本明細書の説明では使用さ
れていないことに注目すべきである。

さて、情報入力経路と出力経路について検討する。即ち
、７１ｆｌ、ｒ１３０からの情報のダブルワードの読取
りに含まれる経路とオペレーションとをまず説明し、次
いで入力経路を説明する。

前述のように、Ａ（Ｍ２Ｏ３に対して内部的に使用され
るダブルワードはそれぞれ、６４でなく７８ビツトを含
んでいる。これらの７８ビツトの中の、６４ビツトは情
報を含み、システム１０２の残りの部分において使用さ
れるダブルワード形式の６４ビツトに対応する。追加の
１４ピツトは６４の情報ビットにおいて発生するエラー
の検出と訂正に関するシンドロームビットである。７８
ビツトのダブルワードの方は一対の３９ビツトの単一ワ
ードとして構成され、その構成において当該対の各単一
ワードは３ｚの情報ビットと、これらの３２の情報ビッ
トに関連する７７ンドロームビツトとを含む。

第３図に示すように、メモリバス１３４からの、即ちＭ
Ｕ１３０からの、ＭＣＵ　１３２の情報出力経路は１４
ピツトのシンドロームビット経路と６４ビツトの情報経
路とから構成されている。シンドロームビット経路はメ
モリバス１３４からシンドロームピットラッチ（ＳＢＺ
、）３１６の入力側へ接続されており、情報ビット経路
はメモリバス１３４から情報出力ラッチ（ＩＯＺ、）３
１８の入力側に接続されている。第３図に示すように、
まずシンドローム経路とロジックとを検討すれば、５Ｂ
Ｌ３１６のシンドロームビットの出力側とｌ０Ｌ３１８
の情報ビット出力側はパリティロジック（７’Ｚ、）３
２０の入力側に接続されている。

ＰＬ３２０は、ダブルワードの各単一ワードに対して独
立してダブルワードを構成する単一ワードに対して演算
し、ＰＬ３２０は単一ワードの、７シンドロームビツト
と３２の情報ビットとを検査して、３ｚの情報ビットに
現われるエラーを検出する。この検査の結果はシンドロ
ーム復号ロジック（ＳＤＬ　）　３２２へ送られ、５Ｄ
Ｌ３２２はこれらの結果を復号化しもし、ワードのいず
れかのワードからなる３ｚの情報ピントにおいてエラー
が検出されたとすれば、必要に応じて新しい訂正された
単一ワードを発生させる。再び、以下の説明のためＫ、
ＰＬ３２．０とＳＤＬ　３２２とは、ダブルワードを構
成する単一ワードを独立して操作する。即ち単一のワー
ドを完全、かつ個別のエンティティとして取扱う。単一
ワードの書込みに関して以下説明するように、ＰＬ３’
２０と５ＤＬ２３２とは単一ワード自体を操作しつる。

さて、ＭＣＵ　１３２の情報出力経路について検討する
。それぞれ２個の単一ワードからなる、新しい、訂正さ
れた６４ビツトの情報ダブルワードとＭＵ１３０から本
来読取られた情報のダブルワードとを供給するＳＤＬ　
３２２とｌ０Ｌ３１８の６４ビツトの情報出力側は、出
力ダブルワード選定マルチプレクサ（ＱＺ）ＷＳ）３２
４の入力側に接続されている。０ＤｖＳ３２４．は、エ
ラーがＭＵ　１３０から読取られたダブルワードにおい
て検出されたかどうかによって、５ＤＬ３２２の新しい
、訂正されたダブルワードの出力、あるいはＡ／Ａ／１
０６から読取られたダブルワードであるｌ０Ｌ３１８の
元のダブルワード出力のいずれかを選定する。

ＯＤＶ＃３２４の６４ビツトのダブルワード出力側はメ
モリ出力ラッチＣＭＯＬ）３２６の入力側に接続され、
かつＭＯＬ３２，６の出力側の方はメモリシステムデー
タバス励振器（ＭＳＤＢＤ）３２８の入力側に接続され
ている。０ＤＷＳ３２４により選定されたダブルワード
はこの経路を介し一’Ｃ３Ｄバス１１８に供給され、し
たがって読取り操作を要求したシステム１０２のエレメ
ントに対して供給される。この点に関して、ＭＯＬ３２
６はこの場合、再びＳＤババス１８が自由となり、要求
しているエレメントがダブルワードを受入れる状態とな
るまでＭＭ１０６から読取られたダブルワードを保留す
るために使用されるパイプライニングンジスタであるこ
とに注目すべきである。

このパイプラインによって、例えば次の読取り操作、あ
るいは後述するようにリフレッシュあるいは書込み操作
のような別の操作に対してシンドロームロジックと経路
とを自由にする。

書込み操作について説明する前に、メモリリフレッシュ
操作は、Ｍ［５’１３０から読取られたワ−ｋ”−Ａ：
　、Ｑ　ｎバズ１１ＱＦ盪１イ博出六引ス箇弔ちく、む
しろＭＵ　１３０に対して書込まれる１回の読取り一書
込み操作を実施することにより基本的に行われる。即ち
、シンドロームビットが５ＥＬ３１６に書込まれている
間に情報ピッＩｆ再びＩ□Ｚ、３１８へ書込むようにさ
せてワードがＭび１３０から読取られる。ＭＵ　１３０
から読取られたワードに何らエラーが検出されなかった
とすれば、ｌ０Ｌ３１８に位置するワードは０ＤＷ３３
２４の出力側に現われるよう選択される。しかしながら
、もしエラーが検出されるとすれば、新しい修正された
ワードが５ＤＬ３２２によって発生し、このワードは０
ＤＷＳ３２４．の出力側に現われるよう選定される。単
一のワードの書込み操作が以下説明され、かつまた下記
のようにバイトとハーフワード書込みは、リフレッシュ
操作と同様に単一ワードの書込みに基いていることを注
目すべきである。

第３図に示ｔＪ：うに、０ＤＷＳ３２＋（Ｄｆ３４ビッ
トの情報出力は、前述のようにＭＯＬ３２６に接続され
ている以外に、情報入力マルチプレクサ（ＩＩＭ）３３
０の第１の入力側に接続されている。１１Ｍ３３ｏの出
力側ノ方はＭＢＯＭ３０８の第３の入力側に接続される
ことによって、ＭＵ１３０から読出されたダブルワード
の６４の情報ビットあるいは５ＤＬ３２，２によって発
生する修正された６４ビツトの情報はメモリバス１３４
に転送され、かつ、そこからそれらが読出されたＭＵ　
１３０へ書込まれる。以下詳細に述べるように、ＩＩＭ
３３０はバイトおよびハーフワードの部分的なダブルワ
ードの書込みにおいて、読取り一修正−書込み操作を行
うよう作動し、該読取り一修正−書込み操作においては
、部分的にダブルワードの情報がＭＵ　１３０にすでに
位置するダブルワードに挿入され、ＭＵ　１３０に書込
むべき新しいダブルワードを発生させる。

ＰＬ３２，０は、ＭＵ１３ｏに書込むべきダブルワード
に対応する新しい組の１４シンドロームビツトを発生さ
せ、その１４シンドロームビツトは、ダブルワードの各
々の単一ワードに対して１個毎の、２組の７ビツトから
構成されていることに注目すべきである。シンドローム
ビットの発生はＭＵ１３０に書込まれるべきダブルワー
ドの選択と同時に、かつ並行して行われ、かつこれらの
シンドロームビットは、選択された６４ビツトの情報が
ＭＢＯＭ３０８を介してメモリバス１３４の対応する６
４ビツトに対して供給されるのと同時にシンドローム出
力マルチプレクサ（ＳＯＭ）３３２を介してメモリバス
１３４の対応する１４ビツトに対して供給される。ＰＬ
３２００１４ビットのシンドローム出力と０ＤＷＳ３２
４の６４ビツトの情報出力とが共にダブルワードが本来
読取られたＭＵ　１３０へ書込まれる７８ビツトのダブ
ルワードを構成する。：５０Ｍ３３２には、メモリ診断
操作において用いられるＭＣＵ　１３２の制御回路から
接続された第２の入力側、ＤＩＡＧが設けられているこ
とに注目すべきである。

書込み操作の実行について検討する。前述のように、Ｍ
ｊ／１０６への全ての書込みはダブルワードのフォーマ
ット形態であり即ちＡｆＡ／１０６へ書込むべき情報は
、それぞれ６４ビツトを含む夕°プルワードでＳＤババ
ス１８からＭＭ１０６へ供給される。前記ダブルワード
形式の実際の情報の内容はダブルワード、即ち６４ビツ
トの情報でよく、あるいはバイト、ハーフワード（２バ
イト）あるいはワード（４バイト）の情報でよく、情報
を含まないワードのビットは空のビットで充てんしてよ
い。そのような場合、バイト、ハーフワードあるいは１
ワードの情報は、情報を書込むべきＭび１３０における
ダブルワード記憶位置での位置に対応するダブルワード
形式内の位置を占める。例えば、そのアドレス位置を含
むＭＵ１３０のダブルワード位置での最下位のバイトに
対応するアドレス位置へバイトを書込むべき場合、該バ
イトはダブルワード形式の最下位のバイトにおいて現わ
れる。以下に説明するように、ＭＭ１０６はダブルワー
ドフォーマットから実際の情報ビットを抽出し、これら
のビットを書込み操作によりアドレスされるＭＵ　１３
０のダブルワードにおける正しい位置へ書込む。

ダブルワードフォーマットが６４ビット一杯の情報を含
む場合についてまず検討すれば、ダブルワードは書込み
操作によりアドレスされるＭＵ１３０の位置へ直接書込
まれ、ＭＣＵ　１３２が実施する唯一の演算は１４シン
ドロームビツトヲ加算することである。

第３図を再び参照すれば、第３図に示すように、ＡｆＭ
１０６へ書込むべき情報を含むダブルワードフォーマッ
トはＳＤババス１８からＭＣＵ１３２へ提供され、ＭＣ
Ｕ１３２の入力経路のこの部分は前述した出力経路と共
用される。入力経路はＭＳＤＢＤ３２Ｂの出力側から情
報メカラッチ（７ＩＺ、）３３４の二重の並列の６４ビ
ツトの入力側まで継続する。Ｉ　ＩＬ３３４は二重の６
４ビツト幅のレジスタとして動作し、Ａ／Ａ／１０６に
書込ムべき６４ビツトのダブルワードがバッファ付され
、かつそれらが書込まれた順序でいずれかの２個の６４
ピツトレジスタから読取るようにして、ＭＭ１０６へ書
込みをパイプライン化することができる。

第３図に示すように、ＩＩＬ３３４．の６４ビットの出
力側は入力情報マルチプレクサ（ＩＩＭ）３３０の第２
の６４ビツトの入力側へ接続される。

前述のように、Ｉ　１Ｍ３３０の６４ビツトの出力側の
方はＭＥＯＭ３０８の第３の入力側に接続され、ＰＬ３
２０の６４ビツトの情報入力側に接続されている。ＩＩ
Ｌ３３４のシュアル（ｄｕａｌ）レジスタのいずれかか
ら選択され、かツＩＩＬ３３４゜の出力側に現われるダ
ブルワードはそのためメモリバス１３４あるいはＰＬ３
２０のいずれかへ読取ることができる。

書込み操作において、ＩＩＬ３３＋の出力側に現われる
ダブルワードはＰＬ３２０へ読取られ、そこで該ダブル
ワードに関する、前述の１４シンドローム、即ちパリテ
ィピットが発生する。次いで、１４シンドロームビツト
が８０Ｍ３３２を介してメモリバス１３４の１４シンド
ロームビツトへ読取られ、一方対応する６４の情報ビッ
トが１１Ｌ３３４からＩ　１Ｍ３３０とＭＢＯＭ３０Ｂ
とを介してメモリバス１３４の６４の情報ビットへ読取
られる。ＰＬ３２０から供給される１４のシンドローム
ビットとＩＩＬ３３４．から供給サレる６４の情報ビッ
トとは次いで、書込み要求において供給された書込みア
ドレスにより指示されるＭＵ　ｌ　３０の記憶位置へ書
込まれる７８ビツトのダブルワードな構成する。

単一ワードの書込みについて検討する。前述のように、
単一ワードがダブルワードの場合と同様にＭＵ　１３０
へ直接書込まれる。この場合、ＭＣび１３２が受取るダ
ブルワードフォーマットの中の一方の単一ワードは１ワ
ード（３２ビツト）の情報を含み、一方フオーマット内
の他方の単一ワードは、例えば空のビット’ｌ含んでよ
い。「一杯ＣｆｗｌＬ）Ｊのダブルワードに関して前述
したようにＭＣＵ１３２による同じ要領かつ同じ操作に
より「半分光てんした」ダブルワードがアドレスされた
ＭＵ１３０に供給される。この点に関して、前述のよう
に、ＰＬ３２０と５ＤＬ３２２とはダブルワードの２個
の単一ワードに対して独立して演算し、即ち、情報を含
む単一ワードに対して正確なシンドロームビットを発生
させることに注目すべきである。「半分光てんされた」
ダブルワードと関連のシンドロームビット、即ち、情報
ｋ　含む単一ワードおよびその関連したシンドロームビ
ット、並びに空の単一ワードおよびそのシンドロームビ
ットは前述のように実際のダブルワードと同じ要領でＭ
ＥＯＭ３０８と５０Ｍ３３２とを介してメモリバス１３
４とＭＵ１３０とへ供給される。

しかしながら、「半分光てんした」ダブルワード全件う
ＭＵ　１３０の書込み命令は単一ワードの書込みとして
その操作を識別する。次いで、アドレスされたＭＵ　１
３０は前述のように応答し、情報を含んだ単一ワードを
、そのＥＷＰ　２０６またはＯＷＦ＃０８の適当なサブ
プレーンにおいてアドレスされた位置へ書込む。

部分ダブルワード書込み操作の実行について検討する。

前述のように、部分書込みは、ＭＭＩ０６に供給される
ダブルワードフォーマットが１バイト即チハーフワード
の情報のみを含んでいる場合η−ｇＭ／ｌｆニア７−ス
Ｊ−ｎ＋−；−ＡｍΔ−！１−Ｍｆｆ、−ツＩ・・−−
１ＩおけるＭＵ１３０の記憶位置に位置し、書込むべき
情報に対応するダブルワードの部分は書込むべき情報に
よって置換され、一方前記ダプルワード記憶位置にある
残りの情報部分は不変である。先に介在していた情報を
新しい情報で前述のように置換することは読取り一修正
−書込み操作によって達成される。

部分書込みにおいては、バイトあるいはハーフワードの
形の情報を含むダブルワードフォーマットが受取られ、
ＩＩＬ３３４．のダブルレジスタの一方ヘラッチする。

同時に、書込みアドレスにおいてＭＵ　１３０に介在す
る６４の情報ビットのダブルワードが、読取り操作に関
して前述したようにＭＵ　１３０から読出され、ｌ０Ｌ
３１８ヘラツチされる。付随する１４のシンドロームビ
ットも前述のように同時に５ＢＬ３１６にラッチされる
。

再び、ＰＬ３２０と５ＤＬ３２２とがＭＵ１３０から読
出されたダブルワードに対して演算し、エラーが介在す
るか否か検出し、エラーが発見されたとすれば０ＤＷＳ
３２４の出力相Ｉｆお論で釘Ｔしたダブルワードを発生
させる。何らエラーが介在していないとすれば、ｌ０Ｌ
３０８に介在する元のダブルワードが０ＤＷＳ３２４の
出力として供給される。

書込みアドレスにおけるＭｎ２Ｏ３の内容を表わす０Ｄ
ＷＳ３２４の６４ピツトの出力が７１Ｍ３３０の第１の
入力側に供給され、一方書込むべき情報を含むＩＩＬ３
３４．の６４ピツトの出力が１１Ｍ３３０の第２の入力
側に供給される。次いでＩ　１Ｍ３３０に一構成するマ
ルチプレクサがＩＩＬ３３４の出力側から書込むべきバ
イトあるいはハーフワードの形の情報を選択し、０ＤＷ
Ｓ３２４の出力側からは不変のまま残すべき、即ち書込
むべき情報のバイトに対応しない元のワードのバイトを
選択する。次いで、Ｉ　１Ｍ３３０は情報バイトのこれ
ら選択された２グループを組合わせ、書込むべきバイト
がＡｆＭ１０６から読出された元のダブルワードにおけ
る対応するバイトに代替ずみである相応のダブルワード
出力を供給する。前述のように、Ｍｎ２Ｏ３から読出さ
れたが書込むべき情報に対応しない元のダブルワードの
残留バイトは不変のまま残される。

次いで、前述のように、新しいダブルワードがＭＢＯＭ
３０８を介してメモリバス１３４に、かつＰＬ３’２０
へ供給され、ＰＬ３２０は対応するシンドロームピラト
ラ発生させかつメモリバス１３４へ供給する。次いで、
新しい７８ビツトのダブルワードがＭＵ１３０における
書込みアドレス位置へ書込まれ、元々その中に介在して
いたダブルワードに置換する。

最後に第３図に示すＭＣＵ　１３２．の制御ロジックを
参照する。ＭＣＵ　１３２はシステム１０２の他方のエ
レメントからメモリオペレーション要求を受取るためＳ
ＥＣバス１１９から接続されたメモリ制御ロジック（Ｍ
ＣＬ　）　３３６ｔ１″含む。ＭＣＬ３３６は以下の説
明のように前記要求に介在する命令を受取り復号化し、
適当な制御信号をＭＣＵ１３２のエレメントに供給し、
かつ前述のようにメモリ内部制御バスを介してＭＵ　１
３０に供給する。またＭＣＬ３３６は、Ｍｎ２Ｏ３の操
作を要求しているシステム１０２の他方のエレメントに
ビジー（ＢＵＳＹ）および待機（ＷＡＩＴ）命令を供給
する。ＥＵＳＹおよびＷＡＩＴはそれぞれ、ＭＡｆ１０
６が５Ｂ１１４を使用しており、したがって５Ｂ１１４
がシステム１０２の他のエレメントに対して使用できな
いこと、および要求されたデータが、例えば前に保留さ
れていた、あるいは実行されていた操作のためＭｎ２Ｏ
３から現在使用できないことを示す。

第３図に示すように、Ｍ（Ｌ３３６の最初の４個のビッ
ト入力側はＳＥＣバス１１９から直接４ピツトのメモリ
オペレーション命令コードを受取るために該ＳＢＣバス
に接続されている。ＭＣＬ３３６の第２の４ビツトは、
命令ラッチ（ＣＬ）３３８と命令レジスタ（（７７）３
４０とからなるパイプラインから接続されており、ＣＢ
３３８の入力側はＦＩＢＣバス１１９から接続され、か
つＣＢ５４．０に並列接続され、ＣＢ５４．０の出力側
の方はＭＣＬ３３６の第２の入力側に接続されてイル。

ＣＢ３３８とＣＲ３４０とは再びメモリオ（レーション
のパイプ２イニングのために設けられているのであり、
シュアルレジスタＩＩＬ３３４ｐ、ｌ０Ｌ３１８および
ＭＯＬ３２６、並びにＡＬ３０２とＡ　３０４とからな
る前述のパイプラインと共に作動する。

例えばＭＣＬ３３ｆ３のようなメモリ制御ロジ“ツクの
詳細な構成は当該技術分野において周知であッテ、ＭＵ
Ｓ　１３０オヨびＭＣＵ　１３２にツクての既述の説明
およびメモリオペレーション命令と、Ｍｎ２Ｏ３のオペ
レーションを示すタイミング線図とについての以下の説
明を読んだ後は当該技術分野の専門家には理解されよう
。

前述のメモリオペレーション命令は、例えばＰＵ１０４
あるいは５Ｂ１１１０のようなメモリオペレーションを
要求するシステムｌＯ２から、ＳＥＣバス１１９を介し
て、ＭＣＵ　１３２のＭＣＬ３３６へ伝達される。本実
施例においては、メモリオペレーション命令は以下を含
む； メモリからの読取りに対して： ワードの読取り−ＡｆＭ１０６から単一ワードの読取り
； ダブルワードの読取り−ＭＪ／１０６からダブルワード
の読取り； ４ワードの読取り−ＭＭＩＯ（５から２個のダブルワー
ドの読取り； ８ワードの読取り−ＭＭ１０６から４個のダブルワード
の読取り； メモリへの書込みに対して： バイトの書込み一１バイトの部分書込みの実施； 半ワードの書込み一ハーフワードの部分書込みの実施： ワードの書込み一ワードの書込みの実施；ダブルワード
の書込み−ダブルワードの書込みの実施； ＭＣびからの読取りに対して： ＭＣＵの読取り一例えば５ＣＵ１０８のような要求元へ
のＭＣび１３２ のレジスタの内容を読取る 診断命令 ＭＣＵへの書込みに対して： ＭＣＵへの曹込み−例えば５ＣＵ１０８のような要求元
からＭＣＵレジ スタの内容へ曹込む診断命 令；および メモリのレフレツシュに対シテ： 全てのメモリのりフレツシューデータハ無チェック；お
よび、 全てのメモリおよびチェックデータのリフレッシユーメ
そりをリフレッ シュし、必要に応じて訂正 ずみデータを誉戻す。

第４Ａ図、第４Ｂ図、第４Ｃ図、Ｍ４Ｄ図、第４Ｅ図お
よび第４Ｆ図とを参照Ｔれば、ワードあるいはダブルワ
ードの読取り、８ワードの読取り、ワードあるいはダブ
ルワードの書込み、バイトあるいはハーフワードの書込
み、リフレッシュおよびリフレッシュしたダブルワード
を訂正してリフレッシュすることに関すそれぞれのタイ
ミング線図が示されている。第４Ａ図から第４Ｆ図まで
に示すタイミング線図は従来のものであって、そこに示
されている情報は当該技術分野の専門家には十分理解さ
れるので、該図に示される用語を定義するのみで詳細に
は説明しない。この点に関して、第４Ａ図の最上部から
第４Ｆ図までに示されるタイミングの尺度はナノ秒単位
である： ＭＥＭＣＬＫ：メモリクロツク； ＥＮＡＢＬＥ　　ＭＥＭ　　ＣＭＤ：イネーブルメモリ
命令、即ち、ＭＣＵ　１３　ＺがＳＢＣバス１１１９か
らメモリオペレーション命令コードを受取ることになる
。

ＳＹＳ　ＡＤＤＥ　ニジステムアドレス、即メＣＵ１３
２へＳＡババス１６からアドレスが供給される； ＬＡＴＣＨＥＹＥ　　ＡＤＤＲ：ラッチシステムアドレ
ス、即ち、アドレスがＭＣＵ　１３２のアドレスレジス
タヘラツチされる； ＥＮＡＢＬＥ　　ＭＥＮ　　ＤＡＴＡ：イネーブルメモ
リデータ、即ち、データはＭＵ１３０から読取ることが
できる； ＨＥＭ　　ＤＡＴＡ：メモリデータ、即ち、ＫＭ１０６
からのデータが要求元へ読取ることができる： ＥＮＡＥＬＥ　　ＳＹＳ　　ＤＡＴＡ：イネーブルシス
テムデータ、即ち、要求されたデータが有効であって、
要求元に対して便用可能である； ＳＹ；　　ＤＡＴＡニジステムデータ、即ち、要求され
たデータがＳＤババス１８の要求元に対して供給される
； ＢＵＳＹ　：前述の通り ＷＡＩＴ：前述の通り ＶＷＡ　：有効メモリアドレス、即ち要求されたメモリ
オペレーションが有効である；および ＥＮＡＢＬＥ　　ＲＥＦ　　ＡＤＤＲ：イ不−）゛ルリ
フレッシュアドレス、即ち、ＭＣＵ　ｌ　３２が使用可
能とされリフレッシュアドレスｔ−ＭＵｓ　１３０に供
給する。

最後に、以下の特記はＭＣＵ　１３２とＭＵ１３０の一
般的で全体的なオぜレーションに関し、前述の説明と共
に、＆［１０６の全体的なオペレーションをさらに示す
。

ｆｉず＆７１／１０６への舊込みに関して、ＭＣＵ１３
２は２個の書込み、ワードあるいはダブルワー　ドのい
ずれかを受入れ、書込み操作が実行可能となるまで書込
み要求を前述したバッファレジスタにおいて保留する。

ＭＣＵ　１３２は第１の書込み操作が完了するまでシス
テムバス１１４において第３の書込み要求をさらに保留
しつるので、システムバスをバッファとして効果的に使
用する。

要求元が書込み操作全開始すると、要求のアドレスはＭ
Ｕ　１３０に介在する最大アドレスと比較される。アド
レスが有効範囲内に入っているとすれば、ＭＣＵ１３’
２は要求元に対して、有効なメモ’Ｊ７ドレス（ｖｕＡ
）がつくられたことを知らせる。

前述のように、ＶＭ１０６が読取り一修正−書込み操作
を行っており、かつ訂正不可能のデータエ２−が現われ
ると、ＭＣＵ　ｌ　３２はＭＵ１３０への書込み全阻止
し、ＳＣび１０８にエラーの扱いを適正にすべき事象ｔ
’ｌ（ｌらせる。システムバス全通してＭＡ／１０６へ
伝達された情報にパリティエラーが現われるとすれば、
ＭＣＵ１３２は同様に、５ＣＵ１０８に対して適当なエ
ラー処理操作に関する事象を知らせる。

ＭＭ１０６からの読取りに関して、要求元により供給さ
れたアドレスは再び前述のようにＭＷ１０６に介在する
アドレス範囲と比較され、もしアドレスが有効であれば
、要求元は再びＶＭＡ信号を受取る。

読取り要求に応答して読取られたデータにエラーが現わ
れるとすれば、可能ならデータが訂正されるまでＭＣＵ
１３２ばＥＵＪＹ応答を通して要求元を保留し、要求元
に対してＶＭＡとデータとを供給する。データが訂正で
きないとすれば、要求元と５ＣＵ１０８の双方はこの事
象全知らされ、要求元はＶＭＡｔ−受取らない。

最後に、ＭＣＵ１３２はＭＵ１０６のリフレッシュ期間
の間に全ての接続されたＭＵ　ｌ　３０をリフレッシュ
する。この時間の間に、ＭＣＵ１３２は独特のワードア
ドレスをＭＵ　ｌ　３０に供給し、もし「一致」したと
すれば、対応するワードをＭＣＩ、ｒ１３２へ読取る。

訂正を伴ったりフレツシエが使用可能とすれば、このワ
ードはエラーがないか検査される。エラーが検出される
とすれば、メモリオ被し−ションサイクルはメモリ内で
ワードを訂正するまで延ばされる。エラーが訂正可能で
ないとすれば、ワードはＭＵＩ、３０へ書込まれず、５
ＣＵＬＯ８にこの事象が知らされる。

前述した本発明は本発明の精神あるいは本質的な特徴か
ら逸脱することなく、その他の特定の形態において実施
できる。このように、本発明の実施例は全ての点におい
て例示であって、かつ非限定的と考えるべきであって、
本発明の範囲は前述の説明によってでなく、特許請求の
範囲によって示され、したがって特許請求の範囲に記載
のものと均等な意味と範囲とに入る全ての変更も本発明
の範囲に含まれる。

′ＩＩＪ１図は本発明全組入れた計算機システムのブロ
ック線図； 第２図はメモリユニットを示すブロック線図；第３図は
メモリ制御装置ｉｔ示すブロック線図：および 第４Ａ図、第４Ｂ図、第４Ｃ図、第４Ｄ図、第４Ｅ図お
よび第４Ｆ図は本発明によるメモリのオペレーションを
示すタイミング線図である。

図において、 １０２・・・情報処理システム、 １３０・・・メモリユニット、 ２０６．２０８・・・メモリ記憶手段、２１０．２１２
・・・出力ラッチ手段、２１４・・・出力セレクタ手段
、 ２２２．２３０．２３２．２３４，２３６・・・メモリ
ユニット制御手段。

ＦＩＧ　４Ｄ Ｈ（ｙ；、ｅ

Claims (1)

1. 【特許請求の範囲】 １）情報処理システムにおいて、該システムによつて演
   算すべき情報を記憶するメモリユニツト手段であつて； 情報単位を記憶するメモリ記憶手段と、 メモリ読取り要求に応答してメモリ記憶手段における情
   報単位記憶位置の対応するアドレスを発生させるメモリ
   ユニツト制御手段とを含み；前記メモリ記憶手段が前記
   アドレスに応答して、対応するメモリ記憶手段の位置か
   ら情報単位を読取り； 各読取り要求が初期アドレスを含み、情報単位の数を規
   定し、かつ 前記メモリユニツト制御手段が、１以上の情報単位を規
   定する要求に応答して１回のメモリオペレーシヨンにお
   いて一連のアドレスを発生させ、前記一連のアドレスが
   初期アドレスにおいて始まり、規定された情報単位数に
   等しい数のアドレスを含み、かつ メモリ記憶手段が前記一連のアドレスに応答して一回の
   メモリオペレーシヨンにおいて対応する一連のメモリ記
   憶手段の位置から情報単位を読取ることを特徴とする前
   記メモリユニツト手段。 ２）特許請求の範囲第１項に記載のメモリユニツト手段
   において、前記メモリ記憶手段が、 連続した偶数アドレスを有する記憶位置を含む第１のメ
   モリプレーン手段と、 連続した奇数のアドレスを有する記憶位置を含む第２の
   メモリプレーン手段と、を含むことを特徴とする前記メ
   モリユニツト手段。 ３）特許請求の範囲第２項に記載のメモリユニツト手段
   において、 前記第１のメモリプレーン手段の情報出力側から接続さ
   れ、該メモリプレーン手段から読取られた情報単位を受
   取り、かつ記憶する第１の出力ラツチ手段と、 前記第２のメモリプレーン手段の情報出力側から接続さ
   れ、該メモリプレーン手段から読取られた情報単位を受
   取り、かつ記憶する第２の出力ラツチ手段と、 前記第１と第２のラツチ手段から接続され、現在のアド
   レスに応答して、前記出力ラツチ手段から現在のアドレ
   スに対応した情報単位を選択し、かつ読取るメモリユニ
   ツト出力セレクタ手段とをさらに含むことを特徴とする
   メモリユニツト手段。 ４）特許請求の範囲第３項に記載のメモリユニツト手段
   において； 前記第１と第２のメモリプレーン手段が、該手段に提供
   された各アドレスに応答し、 前記メモリプレーン手段の一方における対応する位置か
   ら、対応する出力ラツチ手段へ情報単位を読出し、かつ 前記メモリプレーン手段の他方における対応する次の位
   置から対応する出力ラツチ手段へ情報単位を同時に読取
   ることを特徴とするメモリユニツト手段。 ５）特許請求の範囲第４項に記載のメモリユニツト手段
   において、 メモリユニツト制御手段が各メモリ読取り要求に応答し
   て、 初期アドレスと、一連のアドレスの中の各々の交互の連
   続したアドレスとを前記第１と第２のメモリプレーンに
   対して供給し該プレーンから対応する対の情報単位を読
   取り、かつ 一連のアドレスの中の各々の連続したアドレスをメモリ
   出力セレクタ手段へ供給しメモリユニツト手段から、一
   連の１個以上の情報単位からなる連続したメモリ情報単
   位を選択し、かつ読取ることを特徴とする前記メモリユ
   ニツト手段。 ６）特許請求の範囲第１項に記載のメモリユニツト手段
   において、 各情報単位が複数ワードの情報からなることを特徴とす
   る前記メモリユニツト手段。 ７）情報処理システムにおいて、該システムによつて演
   算されるべき情報を記憶すべきメモリユニツト手段であ
   つて； 情報単位を記憶する位置を含む少なくとも１個のメモリ
   プレーン手段を含み； 情報の各ユニツトが複数のワードの情報からなり、かつ 各メモリプレーン手段がワードに対する記憶位置を含む
   対応する複数のサブプレーン手段からなり； −ユニツトの情報を記憶する各メモリプレーン手段の位
   置が、前記サブプレーン手段の各々からのワード記憶位
   置からなり、かつ メモリ書込み要求に応答しメモリユニツト手段への情報
   の書込みを制御するメモリユニツト制御手段をさらに含
   み、 各書込み要求は書込みアドレスと、書込むべき情報のワ
   ードの数を規定する命令とを含み、前記メモリユニツト
   制御手段は書込み要求アドレスに応答して、情報を書込
   むべき情報単位記憶位置からなる、対応する複数のサブ
   プレーンワード位置を識別するメモリプレーンアドレス
   を発生させ、かつ 書込み要求命令に応答して、書込むべきワードに対応す
   るサブプレーン手段を識別する１個以上の書込みイネー
   ブル信号を発生し、 前記サブプレーン手段がメモリプレーンアドレスと、イ
   ネーブル信号に応答して情報を対応するワード記憶位置
   へ書込むことを特徴とする前記メモリユニツト手段。 ８）特許請求の範囲第７項に記載のメモリユニツト手段
   において、 各書込み命令が、単一ワードあるいは１単位の情報のい
   ずれを書込むべきか規定しうることを特徴とするメモリ
   ユニツト手段。