JPS61220028A - 乗算装置 - Google Patents
乗算装置Info
- Publication number
- JPS61220028A JPS61220028A JP60060558A JP6055885A JPS61220028A JP S61220028 A JPS61220028 A JP S61220028A JP 60060558 A JP60060558 A JP 60060558A JP 6055885 A JP6055885 A JP 6055885A JP S61220028 A JPS61220028 A JP S61220028A
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- JP
- Japan
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- tree circuit
- stage
- wallace
- circuit
- partial products
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5318—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel with column wise addition of partial products, e.g. using Wallace tree, Dadda counters
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ディジタル・フィルタなどのディジタル信号
処理回路に用いて好適な乗算装置に関する。
処理回路に用いて好適な乗算装置に関する。
乗数と被乗数の積を計算する方法としては、例えば、特
開昭５７−１９９０４４号公報に示されるように、Ｂｏ
ｏｔｈのアルゴリズムによって部分積を生成し、生成し
た部分積を、Ｗａｌｌａｃｅの方法により、加算してキ
ャリー（桁上げ）とサム（和）に絞り、最後に、キャリ
ーとサムを加算器で加算して求める形式のものが知られ
ている。部分積の加算を行なう方法には、部分積を順次
生成して部分積を累加算する方法と、同時に部分積を生
成してその部分積を同時に加算する方法があり、前者は
、小入力加算器で済む為に、回路規模は小さくて済むが
、積の計算時間が多くかかり、乗算速度は低速であり又
、後者は、槓の計算時間が少なく、乗算速度は高速であ
るが、部分積の数及び、ｂａｔ長が大きくなると、多入
力かつ多ｂｉｔの加算器を必要とし、回路規模が大きく
なるという、長所、短所をそれぞれ持りている。
開昭５７−１９９０４４号公報に示されるように、Ｂｏ
ｏｔｈのアルゴリズムによって部分積を生成し、生成し
た部分積を、Ｗａｌｌａｃｅの方法により、加算してキ
ャリー（桁上げ）とサム（和）に絞り、最後に、キャリ
ーとサムを加算器で加算して求める形式のものが知られ
ている。部分積の加算を行なう方法には、部分積を順次
生成して部分積を累加算する方法と、同時に部分積を生
成してその部分積を同時に加算する方法があり、前者は
、小入力加算器で済む為に、回路規模は小さくて済むが
、積の計算時間が多くかかり、乗算速度は低速であり又
、後者は、槓の計算時間が少なく、乗算速度は高速であ
るが、部分積の数及び、ｂａｔ長が大きくなると、多入
力かつ多ｂｉｔの加算器を必要とし、回路規模が大きく
なるという、長所、短所をそれぞれ持りている。
最近、ディジタル・フィルタ等のディジタル信号処理回
路に乗算器をＬＳＩ化して使用する例が増えてきており
、その処理速度面からの制約から、上記後者の乗算方法
を使用しているが、その回路規模を低減する方法が望ま
れている。
路に乗算器をＬＳＩ化して使用する例が増えてきており
、その処理速度面からの制約から、上記後者の乗算方法
を使用しているが、その回路規模を低減する方法が望ま
れている。
本発明の目的は、かかる要望忙応じたものであって、同
時に部分積を生成し、これらを同時忙加算して積を求め
る方式でもって、演算速度を低下させることなく、回路
規模を低減可能とした乗算装置を提供するにある。
時に部分積を生成し、これらを同時忙加算して積を求め
る方式でもって、演算速度を低下させることなく、回路
規模を低減可能とした乗算装置を提供するにある。
この目的を達成するために、本発明は、ｎ個の部分積を
’ａ（α−１，２，５−・・、ｍ）個づつのｍ個のグル
ープに分け、夫々のグループで才１段目のＷａｌｌａｃ
ｅのトリー回路によって４．入力を加算してｍ個の中間
和を生成し、これらの中間和を、互いに桁合わせを行な
った後、矛２段目の（２Ｘｍ）入力のＷａｌｌａｃｅの
トリー回路で加算するようＫした点に％徴がある。
’ａ（α−１，２，５−・・、ｍ）個づつのｍ個のグル
ープに分け、夫々のグループで才１段目のＷａｌｌａｃ
ｅのトリー回路によって４．入力を加算してｍ個の中間
和を生成し、これらの中間和を、互いに桁合わせを行な
った後、矛２段目の（２Ｘｍ）入力のＷａｌｌａｃｅの
トリー回路で加算するようＫした点に％徴がある。
以下、本発明の実施例を図面によって説明する。
才１図は本発明による乗算装置の一実施例を示すブロッ
ク図であって、１，２は被乗算Ｘ。
ク図であって、１，２は被乗算Ｘ。
乗算Ｙを演算時に記憶するレジスタ、５は部分積生成器
、４，５．６は札入力の才１段目のＷａｌｌａｃｅのト
リー回路、７はｍ入力の才２段目のＷａｌｌａｃｅのト
リー回路、８は加算器、９は積Ｚを記憶するレジスタで
ある。
、４，５．６は札入力の才１段目のＷａｌｌａｃｅのト
リー回路、７はｍ入力の才２段目のＷａｌｌａｃｅのト
リー回路、８は加算器、９は積Ｚを記憶するレジスタで
ある。
同図において、ここでは、説明を簡単にするために、才
１段目のＷａｌｌａｃｅのトリー回路４゜５．６の入力
数’Ｉｖ ’ｌ ”’＊ ’ｍは互いに等しく、Ａで
あるものとする。
１段目のＷａｌｌａｃｅのトリー回路４゜５．６の入力
数’Ｉｖ ’ｌ ”’＊ ’ｍは互いに等しく、Ａで
あるものとする。
レジスタ１．２にセットした被乗数Ｘ１乗数Ｙを部分積
生成器３に入力して、ｎ個の部分積な生成する。これら
の部分積は、４個づつ才１段目のＷａｌｌａｃｅのトリ
ー回路４．５．６に入力されて加算される。才１段目の
Ｗａｌｌａｃｅのトリー回路４，５．６のｍ個のサムＳ
、〜ｓｍとｍ個のキャＩＪ ＋ Ｃ，〜伽は、桁合わせ
を行なった後、（２×ｍ）入力の才２段目のＷａｌｌｉ
ｃｅのトリー回路７によってサムＳ、キャリーＣに絞り
、加算器８により、これらサムＳとキャリーＣを加算し
て積ｚをレジスタ９にセットする。
生成器３に入力して、ｎ個の部分積な生成する。これら
の部分積は、４個づつ才１段目のＷａｌｌａｃｅのトリ
ー回路４．５．６に入力されて加算される。才１段目の
Ｗａｌｌａｃｅのトリー回路４，５．６のｍ個のサムＳ
、〜ｓｍとｍ個のキャＩＪ ＋ Ｃ，〜伽は、桁合わせ
を行なった後、（２×ｍ）入力の才２段目のＷａｌｌｉ
ｃｅのトリー回路７によってサムＳ、キャリーＣに絞り
、加算器８により、これらサムＳとキャリーＣを加算し
て積ｚをレジスタ９にセットする。
以上の動作を、１０ピツ）ＸＩＯビットの乗算装置とし
てさらに詳しく説明する。
てさらに詳しく説明する。
矛２図は被乗数Ｘおよび乗数Ｙがともに１０ビツトの２
の補数表示の乗算過程を示すものである。
の補数表示の乗算過程を示すものである。
同図において、乗数Ｙを２次のＢｏｏｔｈのアルゴリズ
ムを用いて２ビツトづつデコードし、部分積Ａ、Ｂ、Ｃ
，Ｄ、Ｂ及び２つの補数補正項ＴＣを生成する。これら
Ａ、Ｂ、Ｃ，Ｄ、Ｅ、ＴＣを全て加算したものが積であ
るので、通常は、各部分積Ａ、Ｂ、Ｃ，Ｄの符号ビット
に、部分積Ｅと桁が揃うよう忙、Ａ’、 Ｂ、 Ｃ’、
Ｄ’を追加し、又、π°忙は０を入れて、６人力のＷ
ａｌｌａｃｅのトリー回路を用いて加算を行なう。この
場合、積２のビット数が１９ビツトであるので、６人力
のＷａｌｌａｃｅのトリー回路は１９個必要となる。こ
のために、回路規模は大型になるのである。なお、才３
図は６人力のＷａｌｌａｃｅのトリー回路の１単位（ｉ
行目）を示したものであり、１００゜１０１ 、 １０
２ 、 １０３は全加算器である。
ムを用いて２ビツトづつデコードし、部分積Ａ、Ｂ、Ｃ
，Ｄ、Ｂ及び２つの補数補正項ＴＣを生成する。これら
Ａ、Ｂ、Ｃ，Ｄ、Ｅ、ＴＣを全て加算したものが積であ
るので、通常は、各部分積Ａ、Ｂ、Ｃ，Ｄの符号ビット
に、部分積Ｅと桁が揃うよう忙、Ａ’、 Ｂ、 Ｃ’、
Ｄ’を追加し、又、π°忙は０を入れて、６人力のＷ
ａｌｌａｃｅのトリー回路を用いて加算を行なう。この
場合、積２のビット数が１９ビツトであるので、６人力
のＷａｌｌａｃｅのトリー回路は１９個必要となる。こ
のために、回路規模は大型になるのである。なお、才３
図は６人力のＷａｌｌａｃｅのトリー回路の１単位（ｉ
行目）を示したものであり、１００゜１０１ 、 １０
２ 、 １０３は全加算器である。
これに対し、本発明の加算方法を才４，５゜６図を用い
て説明する。
て説明する。
まず、才４図において、Ａ、Ｂ、Ｃ，Ｄ、Ｅは才２図に
示した部分積であり、ＴＣは同じく才２図で示した２の
補数補正項である。また、４゜５は才１図における才１
段目のＷａｌｌａｃｅのトリー回路を示し、４−０〜４
＠２．及び、５−４〜５−１８は３人力のＷａｌｌａｃ
ｅのトリー回路で、６って夫々全加算器１個により噴成
する。才１段目のＷａｌｌａｃｅのトリー回路４により
、部分子ｊＦＡ。
示した部分積であり、ＴＣは同じく才２図で示した２の
補数補正項である。また、４゜５は才１図における才１
段目のＷａｌｌａｃｅのトリー回路を示し、４−０〜４
＠２．及び、５−４〜５−１８は３人力のＷａｌｌａｃ
ｅのトリー回路で、６って夫々全加算器１個により噴成
する。才１段目のＷａｌｌａｃｅのトリー回路４により
、部分子ｊＦＡ。
Ｂ、及び２の補数補正項ＴＣを各ビット毎に加算し、１
３ビツトのサム（Ｓｏ〜Ｓ４）及び１３ピツトの＊ ヤ
’Ｉ （Ｃｔ〜Ｃｔｓ）を得る。同時罠１部分子ｆｒ
ＣＤ、Ｅを矛１段目のＷａｌｌａｃｅのトリー回路５に
より、各ビット毎に加算して１５ビツトのサム（Ｓ；〜
Ｓ、−）及び１５ビツトのキャリー（Ｃ；〜Ｃ８°。）
を得る。これら２種類のサム及びキャリーを、次に、才
２段目の４人力のＷａｌｌａｃｅのトリー回路で加算す
る。
３ビツトのサム（Ｓｏ〜Ｓ４）及び１３ピツトの＊ ヤ
’Ｉ （Ｃｔ〜Ｃｔｓ）を得る。同時罠１部分子ｆｒ
ＣＤ、Ｅを矛１段目のＷａｌｌａｃｅのトリー回路５に
より、各ビット毎に加算して１５ビツトのサム（Ｓ；〜
Ｓ、−）及び１５ビツトのキャリー（Ｃ；〜Ｃ８°。）
を得る。これら２種類のサム及びキャリーを、次に、才
２段目の４人力のＷａｌｌａｃｅのトリー回路で加算す
る。
次に１才１段目のＷａｌｌａｃｅのトリー回路からのサ
ムとキャリーを才２段目のＷａｌｌａｃｅのトリー回路
で加算する方法を、才５図およびオ６図によって説明す
る。なお、矛５図において、７−４〜７−１８は４人力
のＷａｌｌａｃｅのトリー回路の１単位であり、矛１図
および才４図忙対応する部分には同一符号をつけている
。また、オ６図はこの４人力のＷａｌｌａｃｅのトリー
回路の１琳位（ｉ桁目）の−具体例を示し、１０．１１
は全加算器である。
ムとキャリーを才２段目のＷａｌｌａｃｅのトリー回路
で加算する方法を、才５図およびオ６図によって説明す
る。なお、矛５図において、７−４〜７−１８は４人力
のＷａｌｌａｃｅのトリー回路の１単位であり、矛１図
および才４図忙対応する部分には同一符号をつけている
。また、オ６図はこの４人力のＷａｌｌａｃｅのトリー
回路の１琳位（ｉ桁目）の−具体例を示し、１０．１１
は全加算器である。
才５図において、才１段目のＷａｌｌａｃｅのトリー回
路４．５から才２段目のＷａｌｌａｃｅのトリー回路７
に入力する際に、才１段目のＷａｌｌａｃｅのトリー回
路４の出力ｓｔｙと８１．を用いて才１段目のＷａｌｌ
ａｃｅのトリー回路５の出力との桁合わせを行ない、矛
２段目のＷａｌｌａｃｅのトリー回路７に入力する。
路４．５から才２段目のＷａｌｌａｃｅのトリー回路７
に入力する際に、才１段目のＷａｌｌａｃｅのトリー回
路４の出力ｓｔｙと８１．を用いて才１段目のＷａｌｌ
ａｃｅのトリー回路５の出力との桁合わせを行ない、矛
２段目のＷａｌｌａｃｅのトリー回路７に入力する。
このように、才１段目のＷａｌｌａｃｅのトリー回路の
出力について桁合わせを行ない、矛２段目のＷａｌｌｉ
ｃｅのトリー回路で加算することにより、６人力のＷａ
ｌｌａｃｅのトリー回路を用いて、その入力である部分
積で桁合わせをする場合に比べて、矛５図の５人力のＷ
ａｌｌａｃｅのトリー回路１２〜２１及び４人力のＷａ
ｌｌａｃｅのトリー回路２２−５−２５が省略できる。
出力について桁合わせを行ない、矛２段目のＷａｌｌｉ
ｃｅのトリー回路で加算することにより、６人力のＷａ
ｌｌａｃｅのトリー回路を用いて、その入力である部分
積で桁合わせをする場合に比べて、矛５図の５人力のＷ
ａｌｌａｃｅのトリー回路１２〜２１及び４人力のＷａ
ｌｌａｃｅのトリー回路２２−５−２５が省略できる。
したがって、同一ビット数の演算を行なう場合、従来技
術に比べてこの実施例は回路規模が低減される。この実
施例では、乗数、被乗数ともに１１０ビツトの場合につ
いて示したが、さらに、乗数、被乗数のビット数が大ぎ
（なるにつれて、省略できる全加算器の数は多くなる。
術に比べてこの実施例は回路規模が低減される。この実
施例では、乗数、被乗数ともに１１０ビツトの場合につ
いて示したが、さらに、乗数、被乗数のビット数が大ぎ
（なるにつれて、省略できる全加算器の数は多くなる。
又、乗数、被乗数のビット数が大きくなり、部分積の数
が増大した場合には、２段階のＷａｌｌａＣｅのトリー
回路を用いるだけでな（，３段階、４段階・・・多段の
Ｗａｌｌａｃｅのトリー回路により部分積の加算を行な
うことができる。
が増大した場合には、２段階のＷａｌｌａＣｅのトリー
回路を用いるだけでな（，３段階、４段階・・・多段の
Ｗａｌｌａｃｅのトリー回路により部分積の加算を行な
うことができる。
オフ図は本発明による乗算装置の他の実施例の一部を示
すブロック図であって、２６はオア回路、２７はアンド
ゲート、２８はオア回路２６の出力。
すブロック図であって、２６はオア回路、２７はアンド
ゲート、２８はオア回路２６の出力。
２９はアンドゲート２７の出力であり、才５図忙対応す
る部分には同一符号をつけている。
る部分には同一符号をつけている。
才５図においては、３人力のＷａｌｌａｃｅのトリー回
路４−１２のサム５Ｉｌｌキヤ’） ｅｔａを用いて
桁合わせを行なったが１，４’７図忙示すこの実施例は
、オア回路２６およびアンドゲート２７を用いて桁合わ
せをしたものである。サム５ｌｌ−キャリー Ｃ，、の
とりうるすべての状態に対して、オア回路２６の出力２
８及びアンドゲート２７の出力２９は、次表で示す真理
となり、次段のＷａｌｌａｃｅの加算器の入力としては
等しい値となる。
路４−１２のサム５Ｉｌｌキヤ’） ｅｔａを用いて
桁合わせを行なったが１，４’７図忙示すこの実施例は
、オア回路２６およびアンドゲート２７を用いて桁合わ
せをしたものである。サム５ｌｌ−キャリー Ｃ，、の
とりうるすべての状態に対して、オア回路２６の出力２
８及びアンドゲート２７の出力２９は、次表で示す真理
となり、次段のＷａｌｌａｃｅの加算器の入力としては
等しい値となる。
このために、才１段目のＷａｌｌａｃｅのトリー回路の
出力ＳＩ！ Ｉ Ｃ１ｍを用いて直接桁合わせを行なわ
ず、ゲートを用いてこれらをデコードした値によって桁
合わせを行なうことができる。
出力ＳＩ！ Ｉ Ｃ１ｍを用いて直接桁合わせを行なわ
ず、ゲートを用いてこれらをデコードした値によって桁
合わせを行なうことができる。
以上説明したように、本発明によれば、複数の部分積を
グループに分けて小数入力のＷａｌｌａｃｅのトリー回
路で加算を行ない、次罠、この才１段目のＷａｌｌａｃ
ｅのトリー回路の出力を、さらに、才２段目のＷａｌｌ
ａｃｅのトリー回路によって加算する際に、桁合わせを
行なうこと罠より、多入力Ｗａｌｌａｃｅのトリー回路
１段で加算を行なう上記従来技術に比べて、部分績の符
号ビットを加算する加算器を省略でき、よって回路規模
を低減してＬＳＩ化に適した乗算装置を提供することが
できる。
グループに分けて小数入力のＷａｌｌａｃｅのトリー回
路で加算を行ない、次罠、この才１段目のＷａｌｌａｃ
ｅのトリー回路の出力を、さらに、才２段目のＷａｌｌ
ａｃｅのトリー回路によって加算する際に、桁合わせを
行なうこと罠より、多入力Ｗａｌｌａｃｅのトリー回路
１段で加算を行なう上記従来技術に比べて、部分績の符
号ビットを加算する加算器を省略でき、よって回路規模
を低減してＬＳＩ化に適した乗算装置を提供することが
できる。
才１図は不発明による乗算装置の一実施例を示すブロッ
ク図０才２図は従来の乗算＠置の乗算手順を示す説明図
１才３図はその従来の乗算装置における６人力のＷａｌ
ｌａｃｅのトリー回路の１単位を示すブロック図１才４
図は矛１図における″！ｔ’１段目のＷａｌｌａｃｅの
トリー回路の演算処理動作説明図２才５図は才１図にお
ける才１段目のＷａｌｌａｃｅのトリー回路の出力を才
２段目のＷａｌｌａｃｅのトリー回路へ入力する方法を
示した説明図、矛６図は矛５図の、？２段目のＷａｌｌ
ａｃｅのトリー回路の１単位を示すブロック図、オフ図
は本発明による乗算装置の他の他の実施例の一部を示す
ブロック図である。 １・・・被乗数を記憶するレジスタ、２・・・乗数を記
憶するレジスタ、３・・・部分積生成器、４，５゜６・
・・才１段目のＷａｌｌａｃｅのトリー回路、７・・・
才２段目のＷａｌｌａｃｅのトリー回路、８・・・加算
器、９・・・積を記憶するレジスタ。
ク図０才２図は従来の乗算＠置の乗算手順を示す説明図
１才３図はその従来の乗算装置における６人力のＷａｌ
ｌａｃｅのトリー回路の１単位を示すブロック図１才４
図は矛１図における″！ｔ’１段目のＷａｌｌａｃｅの
トリー回路の演算処理動作説明図２才５図は才１図にお
ける才１段目のＷａｌｌａｃｅのトリー回路の出力を才
２段目のＷａｌｌａｃｅのトリー回路へ入力する方法を
示した説明図、矛６図は矛５図の、？２段目のＷａｌｌ
ａｃｅのトリー回路の１単位を示すブロック図、オフ図
は本発明による乗算装置の他の他の実施例の一部を示す
ブロック図である。 １・・・被乗数を記憶するレジスタ、２・・・乗数を記
憶するレジスタ、３・・・部分積生成器、４，５゜６・
・・才１段目のＷａｌｌａｃｅのトリー回路、７・・・
才２段目のＷａｌｌａｃｅのトリー回路、８・・・加算
器、９・・・積を記憶するレジスタ。
Claims (1)
- 乗数を複数ビットずつのｎ（但し、自然数）個のグルー
プに分割し該グループ毎に被乗数と乗算してｎ個の部分
積を生成する部分積生成器と、該ｎ個の部分積から該乗
数と該被乗数との積を生成する手段とを備えた乗算装置
において、該手段は、該ｎ個の部分積をｋα（但し、α
＝１、２、３、・・・・・・、ｍ）ずつ加算するｋα入
力の第１段目のＷａｌｌａｃｅのトリー回路と、該第１
段目のＷａｌｌａｃｅのトリー回路の出力が桁合わせを
された入力される（２×ｍ）入力の第２段目のＷａｌｌ
ａｃｅのトリー回路と、該第２段目のＷａｌｌａｃｅの
トリー回路の出力を加算する加算器とからなることを特
徴とする乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060558A JPS61220028A (ja) | 1985-03-27 | 1985-03-27 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060558A JPS61220028A (ja) | 1985-03-27 | 1985-03-27 | 乗算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220028A true JPS61220028A (ja) | 1986-09-30 |
Family
ID=13145723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60060558A Pending JPS61220028A (ja) | 1985-03-27 | 1985-03-27 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138574A (en) * | 1986-09-17 | 1992-08-11 | Fujitsu Limited | Method and device for obtaining sum of products using integrated circuit |
-
1985
- 1985-03-27 JP JP60060558A patent/JPS61220028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5138574A (en) * | 1986-09-17 | 1992-08-11 | Fujitsu Limited | Method and device for obtaining sum of products using integrated circuit |
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