JPS61223991A - バイナリ イメージとストアドデジタルパターンとの比較装置 - Google Patents
バイナリ イメージとストアドデジタルパターンとの比較装置Info
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- JPS61223991A JPS61223991A JP61053500A JP5350086A JPS61223991A JP S61223991 A JPS61223991 A JP S61223991A JP 61053500 A JP61053500 A JP 61053500A JP 5350086 A JP5350086 A JP 5350086A JP S61223991 A JPS61223991 A JP S61223991A
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- Japan
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- comparator
- bits
- voltage
- comparison device
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/70—Arrangements for image or video recognition or understanding using pattern recognition or machine learning
- G06V10/74—Image or video pattern matching; Proximity measures in feature spaces
- G06V10/75—Organisation of the matching processes, e.g. simultaneous or sequential comparisons of image or video features; Coarse-fine approaches, e.g. multi-scale approaches; using context analysis; Selection of dictionaries
- G06V10/751—Comparing pixel values or logical combinations thereof, or feature values having positional relevance, e.g. template matching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
見吸二寛見
本発明はデジタル・アナログハードウェアを用いるビデ
オパターン認識装置に関し、より詳細にはストアトテン
プレートとバイナリビデオイメージ（２進ビデオイメー
ジ）との実時間比較を行なうことのできる回路に関する
。
オパターン認識装置に関し、より詳細にはストアトテン
プレートとバイナリビデオイメージ（２進ビデオイメー
ジ）との実時間比較を行なうことのできる回路に関する
。
オ瀝Ｉυ」枚
本発明の目的は、バイナリイメージとストアトデジタル
テンプレート（又はパターン）との実時間比較を行なう
装置を提供することである。
テンプレート（又はパターン）との実時間比較を行なう
装置を提供することである。
本発明の他の目的は、ビデオ信号とあらゆる大きさのパ
ターンとの実時間比較を行なうことのできる装置を提供
することである。
ターンとの実時間比較を行なうことのできる装置を提供
することである。
本発明の更に他の目的は、Ｒ５−１７０標準ビデオ信号
を用いて実時間内でインターレース走査の補償を行なう
パターン認識装置を提供することである。
を用いて実時間内でインターレース走査の補償を行なう
パターン認識装置を提供することである。
本発明の更に他の目的は、テンプレートビットとマツチ
する非マスクピクセルの数（ｔｈｅ ｎｕｍｂｅｒｏｆ
ｕｎｍａｓｋｅｄ ｐｉｘｅｌｓ）に比例するピクセ
ル比較回路のアナログ出力を用いて、従来のパターン認
識装置の精度を大幅に高めることのできる装置を提供す
ることである。
する非マスクピクセルの数（ｔｈｅ ｎｕｍｂｅｒｏｆ
ｕｎｍａｓｋｅｄ ｐｉｘｅｌｓ）に比例するピクセ
ル比較回路のアナログ出力を用いて、従来のパターン認
識装置の精度を大幅に高めることのできる装置を提供す
ることである。
本発明の更に他の目的は、テンプレートレジスタ、マス
クレジスタ、マツチ閾値および結果を含むあらゆるシス
テムパラメータをホストコンピュータで完全に制御する
ことにより、従来のパターン認識装置よりも融通性を高
めることのできる装置を提供することである。
クレジスタ、マツチ閾値および結果を含むあらゆるシス
テムパラメータをホストコンピュータで完全に制御する
ことにより、従来のパターン認識装置よりも融通性を高
めることのできる装置を提供することである。
要約すれば、本発明は一連のビデオデータをパラレルマ
トリックスに変換するのにスタティックラム（ランダム
アクセスメモリ）およびシフトレジスタのアレイを用い
ていることである。
トリックスに変換するのにスタティックラム（ランダム
アクセスメモリ）およびシフトレジスタのアレイを用い
ていることである。
了ましい 例の記載
本発明の上記および他の利点および特徴は、好ましい実
施例を示す添付図面に基く以下の記載から明らかになろ
う。
施例を示す添付図面に基く以下の記載から明らかになろ
う。
第１図に示すように、バイナリイメージと比較すべきス
トアドデジタルパターンはホストコンピュータ１１によ
り定められかつ該ホストコンピュータ１１から与えられ
る。ホストコンピュータ１１は更に、バリッドマツチに
等しいピクセルの数である閾値を設定する。１つのバリ
ッドマツチが設定されると、該マツチの位置を定めるＸ
−Ｙ座標およびマツチされるピクセルの全数がスタティ
ックラム１２にストアされ、ホストコンピュータ１１に
より読取られる。パターンは各々のピクセルに対する２
つのビット、すなわちテンプレートビットとマスクビッ
トとからなる。マスクビットが設定されると、テンプレ
ートピクセルマツチの結果は無視される。なぜならば、
そのピクセルに対する結果はレジスタサミングネットワ
ークに入力されないからである。
トアドデジタルパターンはホストコンピュータ１１によ
り定められかつ該ホストコンピュータ１１から与えられ
る。ホストコンピュータ１１は更に、バリッドマツチに
等しいピクセルの数である閾値を設定する。１つのバリ
ッドマツチが設定されると、該マツチの位置を定めるＸ
−Ｙ座標およびマツチされるピクセルの全数がスタティ
ックラム１２にストアされ、ホストコンピュータ１１に
より読取られる。パターンは各々のピクセルに対する２
つのビット、すなわちテンプレートビットとマスクビッ
トとからなる。マスクビットが設定されると、テンプレ
ートピクセルマツチの結果は無視される。なぜならば、
そのピクセルに対する結果はレジスタサミングネットワ
ークに入力されないからである。
第１図に番号ＩＯで示すビデオ入力は、標準Ｒ５−１７
０信号である。このビデオ入力信号は最初にインターレ
ースエリミネータ１３に入力される。このインターレー
スエリミネータ１３は先ずビデオ信号の１フィールドを
ストアし、次いでこのストアドフィールドとラインバイ
ラインベースのビデオ信号との間で変化する。次にイン
ターレースエリミネータ１３は、この信号を、メモリコ
ントロール１５からアドレスして、非インターレースビ
デオデータの連続流れとしてスタティックラムアレー１
４に出力し、該アレー１４からシフトレジスタ１６．１
７のアレーに入力する。これらのシフトレジスタ１６゜
１７は、比較回路１８〜２１への一連のビデオデータを
並列表示するものである。
０信号である。このビデオ入力信号は最初にインターレ
ースエリミネータ１３に入力される。このインターレー
スエリミネータ１３は先ずビデオ信号の１フィールドを
ストアし、次いでこのストアドフィールドとラインバイ
ラインベースのビデオ信号との間で変化する。次にイン
ターレースエリミネータ１３は、この信号を、メモリコ
ントロール１５からアドレスして、非インターレースビ
デオデータの連続流れとしてスタティックラムアレー１
４に出力し、該アレー１４からシフトレジスタ１６．１
７のアレーに入力する。これらのシフトレジスタ１６゜
１７は、比較回路１８〜２１への一連のビデオデータを
並列表示するものである。
この並列表示はフレーム全体の大きさまでのいかなる大
きさにすることもできるが、普通には小さなものとする
ことになろう、第２図、第３図および第４図には、異な
る大きさのアレーが示しである。簡単にするため、ここ
では第３図の２×２アレーを用いることにする。
きさにすることもできるが、普通には小さなものとする
ことになろう、第２図、第３図および第４図には、異な
る大きさのアレーが示しである。簡単にするため、ここ
では第３図の２×２アレーを用いることにする。
各々の比較回路１８〜２１への入力は、テストされるべ
きピクセルとテンプレートビットおよびマスクビットか
らなる。アレーの各ピクセルには比較回路１８〜２１の
１つが存在する。テンプレートビットおよびマスクビッ
トは、ホストコンピュータ１１から予めデータを受けて
いる夫々のテンプレートレジスタ２２およびマスクレジ
スタ２３から入力される。比較回路１８〜２１のマトリ
ックスの出力は、テンプレートビットとマツチした非マ
スクピクセルの数に比例する電圧である。次に、比較回
路１８〜２１からのこの電圧出力は、アナログ−デジタ
ル変換器２４および電圧比較器２５に入力される。比較
回路１８〜２１からのアナログ入力が上記の通りであれ
ば、デジタル−アナログ変換器２６およびＡＮＤゲート
２７により設定された閾値は、クロック２８からのクロ
ックパルスをラムホワイト回路に伝えるべくオープンし
ている０次のビデオピクセルがクロックインするときに
電圧比較器２５の出力が正しければ、前のピクセルのＸ
−Ｙカウンタ２９からのＸ−Ｙ座標およびアナログ−デ
ジタル変換器２４からのマツチ数はメインラム１２にス
トアされる。
きピクセルとテンプレートビットおよびマスクビットか
らなる。アレーの各ピクセルには比較回路１８〜２１の
１つが存在する。テンプレートビットおよびマスクビッ
トは、ホストコンピュータ１１から予めデータを受けて
いる夫々のテンプレートレジスタ２２およびマスクレジ
スタ２３から入力される。比較回路１８〜２１のマトリ
ックスの出力は、テンプレートビットとマツチした非マ
スクピクセルの数に比例する電圧である。次に、比較回
路１８〜２１からのこの電圧出力は、アナログ−デジタ
ル変換器２４および電圧比較器２５に入力される。比較
回路１８〜２１からのアナログ入力が上記の通りであれ
ば、デジタル−アナログ変換器２６およびＡＮＤゲート
２７により設定された閾値は、クロック２８からのクロ
ックパルスをラムホワイト回路に伝えるべくオープンし
ている０次のビデオピクセルがクロックインするときに
電圧比較器２５の出力が正しければ、前のピクセルのＸ
−Ｙカウンタ２９からのＸ−Ｙ座標およびアナログ−デ
ジタル変換器２４からのマツチ数はメインラム１２にス
トアされる。
このビデオパターン認識を行なう他の方法は、第５図に
示すような並列の比較器およびアナログ−デジタル変換
器を用いるビン変換（ｂｉｎ ｃｏｎｖｅｒ−ｓｉｏｎ
）により行なうものである。この場合、比較回路１８〜
２１の各々は、抵抗３１〜３４を介して互に接続されて
いて、同時にアナログ電圧が一連の電圧比較器３５〜４
２に印加されるように接続されている。
示すような並列の比較器およびアナログ−デジタル変換
器を用いるビン変換（ｂｉｎ ｃｏｎｖｅｒ−ｓｉｏｎ
）により行なうものである。この場合、比較回路１８〜
２１の各々は、抵抗３１〜３４を介して互に接続されて
いて、同時にアナログ電圧が一連の電圧比較器３５〜４
２に印加されるように接続されている。
この一連の電圧比較器３５〜４２は電圧デバイダ４３に
より互に等しい閾値をもつようになっている。一連の電
圧比較器３５〜４２からの出力はプライオリティエンコ
ーダ４４に入力され、該プライオリティエンコーダ４４
はこの入力信号をホストコンピュータ１１のようなデジ
タルコンピュータで使用する２進数に変換する。この２
進数はストアトテンプレートとビデオ情報との間で等し
くなるビット数である。
より互に等しい閾値をもつようになっている。一連の電
圧比較器３５〜４２からの出力はプライオリティエンコ
ーダ４４に入力され、該プライオリティエンコーダ４４
はこの入力信号をホストコンピュータ１１のようなデジ
タルコンピュータで使用する２進数に変換する。この２
進数はストアトテンプレートとビデオ情報との間で等し
くなるビット数である。
第５図に示す装置では、ストアトデジタル量とビデオ周
波数におけるデジタル情報との実時間比較を行なう全プ
ロセスを５０ナノセカンド以下の時間で処理できる。
波数におけるデジタル情報との実時間比較を行なう全プ
ロセスを５０ナノセカンド以下の時間で処理できる。
本発明の範囲を逸脱することなく種々の変更を行ない得
ることおよび本発明は明細書および図面に開示したもの
に限定されるものではないことは、当業者にとって明ら
かであろう。
ることおよび本発明は明細書および図面に開示したもの
に限定されるものではないことは、当業者にとって明ら
かであろう。
第１図は、本発明の回路のブロックダイヤグラムを示す
ものである。 第２図、第３図および第４図は、第１図の回路を使用す
るスタティックラム／シフトレジスタアレーの例を示す
ものである。 第５図は、本発明に用いるアナログ−デジタル変換を行
なうパラレル比較器の一実施例を示すものである。 １０・・・標準Ｒ５−１７０ビデオ信号１１・・・ホス
トコンピュータ １２・・・スタティックラム １３・・・インターレースエリミネータ１４・・・スタ
ティックラムアレー １６、１７・・・シフトレジスタ １８〜２１・・・比較回路 ２２・・・テンプレートレジスタ ２３・・・マスクレジスタ
ものである。 第２図、第３図および第４図は、第１図の回路を使用す
るスタティックラム／シフトレジスタアレーの例を示す
ものである。 第５図は、本発明に用いるアナログ−デジタル変換を行
なうパラレル比較器の一実施例を示すものである。 １０・・・標準Ｒ５−１７０ビデオ信号１１・・・ホス
トコンピュータ １２・・・スタティックラム １３・・・インターレースエリミネータ１４・・・スタ
ティックラムアレー １６、１７・・・シフトレジスタ １８〜２１・・・比較回路 ２２・・・テンプレートレジスタ ２３・・・マスクレジスタ
Claims (9)
- （１）ストアドデジタルパターンを定めるテンプレート
ビットおよびマスクビットの第１入力信号と、 分析されてバイナリイメージを形成するピクセルのビデ
オ信号である第２入力信号と、 前記第１入力信号および第２入力信号を受けてこれらの
信号を比較しかつ前記ストアドデジタルパターンのテン
プレートビットにマッチする前記ビデオ信号の非マスク
ピクセルの数に比例する電圧を発生させる比較手段と、 マッチしたピクセルに比例する前記電圧およびピクセル
のＸ−Ｙ座標を受けるストアリング手段と、 前記第１入力信号を前記比較手段に出力する手段および
Ｘ−Ｙ座標で定めた位置と前記ストアドデジタルパター
ンにマッチするピクセルの数を読み取る手段を備えたシ
ステムパラメータをセットする制御手段と、からなるこ
とを特徴とするバイナリイメージとストアドデジタルパ
ターンとの比較装置。 - （２）前記比較手段が、分析されるべき前記ピクセルの
各々についての比較器と、前記第２入力信号を受けるべ
く接続されたスタティックラムアレーと、該スタティッ
クラムアレーに接続された複数のシフトレジスタとを備
え、前記スタティックラムアレーおよび複数のシフトレ
ジスターが一連のビデオ信号から前記比較器へのパラレ
ル表示を行なうことを特徴とする特許請求の範囲第１項
に記載の比較装置。 - （３）前記比較器がマトリックス配列に配置されている
ことを特徴とする特許請求の範囲第２項に記載の比較装
置。 - （４）前記マトリックス配列が２×２マトリックス配列
であることを特徴とする特許請求の範囲第３項に記載の
比較装置。 - （５）前記入力信号を前記比較手段に出力する手段が、
前記テンプレートビットおよびマスクビットをそれぞれ
前記比較器の各々に送るべく接続されたテンプレートレ
ジスタおよびマスクレジスタを備え、 前記制御手段が、分析されるべきパターンを定めかつ前
記テンプレートレジスタおよびマスクレジスタへのシス
テムパラメータを設定するコンピュータ手段を備えてい
ることを特徴とする特許請求の範囲第２項に記載の比較
装置。 - （６）前記ストアリング手段が、前記比較器からの出力
信号を受けるアナログ−デジタル変換器および電圧比較
器と、スレシュホールド電圧パラメータを設定する前記
コンピュータ手段から受けた信号に基づき前記電圧比較
器に信号を送るデジタル−アナログ変換器と、前記アナ
ログ−デジタル変換器からのマッチしたピクセルの数に
基く信号を受けるべくＡＮＤゲートを介して前記電圧比
較器に接続されたメインラムと、該メインラムに接続さ
れたマッチしたピクセルの座標を定めるＸ−Ｙ座標カウ
ンタとを備えていることを特徴とする特許請求の範囲第
５項に記載の比較装置。 - （７）インターレースエリミネータ手段を更に備え、該
インターレースエリミネータ手段は、前記第２入力信号
を受けかつ前記ビデオ信号の１フィールドをストアし、
次いでこのストアドフィールドとインターレースエリミ
ネータ手段が受けたカレントビデオ信号との間で変化す
べく接続されていて、ラインバイラインベースで前記比
較手段に信号を送り、前記比較手段に非インターレース
ビデオデータの連続流れを供給することを特徴とする特
許請求の範囲第６項に記載の比較装置。 - （８）前記インターレースエリミネータにクロックパル
スを送るべく接続されており、かつ、電圧比較器の出力
が前記ＡＮＤゲートのクロックパルスと同じであるとき
に、前記分析されたピクセルのＸ−Ｙ座標と前記メイン
ラムのアナログ−デジタル変換器からのマッチ数とをス
トアすべく、クロックパルスを前記ＡＮｄゲートに送る
べく接続されているクロック手段を備えていることを特
徴とする特許請求の範囲第７項に記載の比較装置。 - （９）前記比較手段が複数の比較器を備え、各比較器は
前記テンプレートビットおよびマスクビットの各１およ
びピクセルを受けるべく接続されており、 前記ストアリング手段が、前記比較器に接続された電圧
デバイダと、該電圧デバイダに沿って間隔をへだてて接
続された複数の電圧比較器であって、各々が前記比較器
に接続される第２入力部を備えている電圧比較器と、前
記複数の電圧比較器の出力を受けて該出力を前記ストア
ドデジタルパターンと前記ピクセルとの間でマッチする
ビット数である２進数に変換するプライオリティエンコ
ーダ手段とを備えていることを特徴とする特許請求の範
囲第１項に記載の比較装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US71379685A | 1985-03-25 | 1985-03-25 | |
| US713796 | 1985-03-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61223991A true JPS61223991A (ja) | 1986-10-04 |
Family
ID=24867575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61053500A Pending JPS61223991A (ja) | 1985-03-25 | 1986-03-11 | バイナリ イメージとストアドデジタルパターンとの比較装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS61223991A (ja) |
| GB (1) | GB2173026B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170789A (ja) * | 1987-01-09 | 1988-07-14 | Agency Of Ind Science & Technol | パタ−ン類似度検出回路 |
| JPH01161486A (ja) * | 1987-12-17 | 1989-06-26 | Juki Corp | パターン整合装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4841473A (en) * | 1986-12-19 | 1989-06-20 | Robert S. Salzman | Computer architecture providing programmable degrees of an almost condition |
| DE3708795C2 (de) * | 1987-03-18 | 1995-08-03 | Gsf Forschungszentrum Umwelt | Verfahren zur Größenselektion in Videoechtzeit |
| DE69410191T2 (de) * | 1993-08-26 | 1998-09-24 | Canon Kk | Auf Übergangspegeldaten basierte OCR-Klassifikation |
| US5761440A (en) * | 1994-09-15 | 1998-06-02 | International Business Machines Corporation | System and method utilizing multiple search trees to route data within a data processing network |
-
1986
- 1986-03-10 GB GB08605844A patent/GB2173026B/en not_active Expired
- 1986-03-11 JP JP61053500A patent/JPS61223991A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170789A (ja) * | 1987-01-09 | 1988-07-14 | Agency Of Ind Science & Technol | パタ−ン類似度検出回路 |
| JPH01161486A (ja) * | 1987-12-17 | 1989-06-26 | Juki Corp | パターン整合装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2173026A (en) | 1986-10-01 |
| GB2173026B (en) | 1988-07-13 |
| GB8605844D0 (en) | 1986-04-16 |
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