JPS6122816B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用範囲〕 本発明はマイクロプログラム制御のデータ処理
装置のための、とくにマイクロプロセツサーシス
テムのためのマイクロプログラム・アドレス制御
装置に関する。

〔従来の技術〕

従来、マイクロプログラム制御のマイクロプロ
セツサ・システムは通常、第１図の如く構成され
る。すなわち、基本的にはマイクロプロセツサ１
００、マイクロプログラム・メモリ１０１、主メ
モリ１０２から構成され、マイクロプロセツサ１
００内のマイクロプログラム・アドレス制御部は
マクロ命令レジスタ１０３，マイクロプログラ
ム・アドレス・レジスタ１０４、マクロ命令レジ
スタ１０５、マイクロプログラム・アドレス作成
回路１０６から構成されている。

アドレス・レジスタ１０４に置数されたデータ
は信号１Ｃを通じてマイクロプログラム・メモリ
１０１に送出され、これに応じて１つのマイクロ
命令が信号線１ｂを通じてマクロ命令レジスタ１
０３に置数され、各制御が成される。一方、マク
ロ命令の実行は主メモリ１０２から読み出された
命令語がデータ・バス１ａを介してマイクロプロ
セツサ１００内のマクロ命令レジスタ１０５に置
数され、この命令語の形式を解読し、マイクロプ
ログラム・アドレス作成回路１０６によて命令実
行のためマイクロプログラム・ルーチンの先頭ア
ドレスを発生せしめ、これをアドレス・レジスタ
１０４に置数して、以後、前記したと同様のシー
ケンスでマイクロプログラム制御が成される。ま
た、マイクロプログラム中に含まれる分岐もマイ
クロ命令レジスタ１０３、アドレス作成回路１０
６、アドレス・レジスタ１０４も経由して成され
る。

〔発明が解決しようとする問題点〕

こうしたマイクロプログラム・アドレスの制御
において次の様な欠点がある。

(1) アドレスの柔軟性 マイクロプログラムのアドレス制御部が全てマ
イクロプロセツサ１００に内蔵されているため、
アドレスの作成理論が固定化している。従つて、
マクロ命令レジスタ１０５に置数された命令語の
パターンによつて１つのアドレスだけしか得られ
ず、柔軟性に欠ける。すなわち、異なる命令体系
のデータ処理装置を２つ以上同一のマイクロプロ
セツサにて実現する事が困難となる。

(2) ピン・ネツク １つのマイクロプロセツサにマイクロ命令の入
力専用ピンとマイクロプログラム・アドレス出力
専用ピンを設ける事はLSI（Large Scaie
Integration）のピン数を著しく増加させ、ピン
ネツクあるいは他機能のためのピンが入れられな
くなる欠点がある。

なお、マイクロプログラム・アドレス制御によ
るマイクロプロセツサに関し、マイクロプログラ
ム全体の設計を容易にする命令デコード装置が公
知であり（特開昭54−5639号公報）、この公報に
はマイクロデータレジスタ６からのデーとマイク
ロ命令以外の信号（命令レジスタ１からのデー
タ）を組み合わせてマイクロアドレスを生成する
旨の記載があるが、このシステムはアドレス源と
して用いるものは命令レジスタからのデータの一
部を用いるものであり、組合せるアドレス源が限
定されるからマイクロプログラム・アドレスの生
成に柔軟性を欠くものである。

本発明は前記した従来技術に鑑み成されたもの
であり、その目的はマイクロプログラム・アドレ
スの生成に柔軟性をもたせうるマイクロプログラ
ム・アドレス制御装置を提供するにある。

〔問題点を解決するための手段〕

上記問題点を解決するために、本発明は、デー
タ処理装置を制御するためのマイクロ命令をマイ
クロプログラム・メモリから順次読出すために、
上記マイクロプログラム・メモリから読出された
マイクロ命令および主メモリからのマクロ命令が
置数されたマクロ命令レジスタからの出力信号に
応答してマイクロプログラム・アドレスを作成す
る手段と、作成されたマイクロプログラム・アド
レスを置数する手段と、を有するマイクロプログ
ラム・アドレス制御装置において、 前記マイクロプログラム・アドレス作成手段
は、前記マクロ命令レジスタからの出力信号の命
令形式を解読するマクロ命令解読回路と、サブル
ーチン戻りアドレスが置数されるサブルーチン戻
りアドレス・レジスタと、前記マクロ命令レジス
タ・マクロ命令解読回路およびサブルーチン戻り
アドレス・レジスタの各出力信号に応答して前記
マイクロプログラム・アドレス置数手段に入力さ
れるべきアドレス信号の一部の信号を出力するマ
イクロプログラム・アドレス選択回路と、マイク
ロプログラム・アドレス選択回路の出力信号と前
記マイクロプログラム・メモリから読み出された
マイクロ命令のアドレス指定フイールド内の一部
のデータとを合成し、この合成データ信号をアド
レス信号として前記マイクロプログラム・アドレ
ス置数手段に入力する手段と、を備えたことを特
徴とするものである。

〔作用〕

上記本発明の構成によれば、マイクロプログラ
ム・アドレス作成手段はマイクロプログラム・ア
ドレス選択回路を備えており、このマイクロプロ
グラム・アドレス選択回路はマクロ命令レジス
タ、マクロ命令解読回路およびサブルーチン戻り
アドレス・レジスタの各出力信号に応答してアド
レス信号の一部の信号を出力し、この一部の信号
がマイクロプログラム・メモリからのマイクロ命
令のアドレス指定フイールド内の一部のデータと
合成された状態でマイクロプログラム・アドレス
置数手段に置数されるので、従来のように単にマ
クロ命令レジスタの一部のみをアドレス源として
合成するのに比べ、マイクロプログラム・アドレ
スの生成に柔軟性をもたせることができる。

すなわち、本発明においては合成しうるアドレ
ス源がマクロ命令解読回路およびサブルーチン戻
りアドレス・レジスタをも含みアドレスの合成は
命令分岐（マルチウエイジヤンプ）やマイクロサ
ブルーチン分岐（戻りアドレス）においても行な
われるのでマイクロ命令の一部の記述により柔軟
性の高いマイクロプログラム・アドレス制御が可
能となる。この柔軟性とは、換言すれば、分岐に
おけるマイクロプログラム・メモリの番地が固定
されないことを意味する。

〔実施例〕

次に、本発明を好適に実施する具体的実施例を
図面を用いて詳細に説明する。

第２図は本発明を実施するマイクロプロセツ
サ・システムの構成の概略図である。このシステ
ムは基本的にはデータバス１ａ，マイクロプロセ
ツサ１００′、マイクロプログラム・メモリ１０
１、主メモリ１０２、マイクロプログラム・アド
レスレジスタ１０４から成り、マイクロプロセツ
サ１００′内のマイクロプログラム・アドレス制
御部はマイクロ命令レジスタ１０３、マクロ命令
レジスタ１０５、マイクロプログラム・アドレス
作成回路１０６から成る。本構成と第１図の従来
例との相違はマイクロプログラム・アドレス・レ
ジスタ１０４がマイクロプロセツサ１００′外に
設けられている点とマイクロプログラム・メモリ
１０１からの出力の一部がアドレス作成回路１０
６の出力と合成してマイクロプログラム・アドレ
スを形成するごとくアドレス・レジスタ１０４に
連絡されている点およびマイクロプログラム・メ
モリ１０１からアドレス作成回路１０６への入力
線と、アドレス作成回路１０６の出力線とが共通
の信号線を用いている点にある。アドレスを合成
することによりアドレス作成の柔軟性をもたせ、
共通の信号線を用いることにより、ピン数を減少
することができる。本構成によれば、マイクロプ
ログラム・メモリ１０１から読み出されたマイク
ロ命令レジスタ１０３に置数されるか、あるいは
アドレス・レジスタ１０４に直接置数される。

一方、主メモリ１０２から読み出されるマクロ
命令はマクロ命令レジスタ１０５に置数され、マ
イクロプログラム・アドレス作成回路１０６によ
りマイクロプログラム・アドレスの形で解読結果
を出力し、これをアドレス・レジスタ１０４に置
数する事になる。すなわち、アドレス・レジスタ
１０４はマイクロプログラム・アドレス作成回路
１０６とマイクロプログラム・メモリ１０１から
のデータを置数することができるから、これらを
適当に合成して１つのアドレスを形成するように
置数することができる。

第３図は本発明を実施するマイクロプロセツ
サ・システムの構成の詳細図である。本マイクロ
プロセツサ・システムは２つのマイクロプロセツ
サ１００′ａ，１００′ｂ，８ビツト毎に分割され
た３つのマイクロプログラム・メモリ１０１ａ，
１０１ｂ，１０１ｃ、マイクロプログラム・アド
レス・レジスタ１０４、アドレス出力要求解読用
ゲート３０１から構成される。本実施例で用いる
マイクロ命令は24ビツトからなる。以下ではこの
24ビツトの桁位はMiを用いて示す。マイクロプ
ログラム・メモリ１０１ａ，１０１ｂ，１０１ｃ
にはそれぞれMi0〜７，８〜13および22および
23，14〜21のビツトが記憶されている。またマイ
クロプログラム・アドレスは12ビツトからなる。
また、本発明になるマイクロプログラム・アドレ
ス制御装置は上記アドレス・レジスタ１０４とゲ
ート３０１とマイクロプロセツサ１００′ａ，１
００′ｂ内のレジスタ作成回路であり、この作成
回路は第６図に示し後述する。

先ず、第３図のシステムの基本動作を説明す
る。

(1) 通常の分岐時 第４図ａに示した形式（形式ａと称する）のマ
イクロ命令の時には通常のマイクロプログラム分
岐を実行する。すなわち、Mi0が“１”の時、
Mi12〜23のビツトは分岐アドレス・フイードと
なり、マイクロプログラム・メモリ１０１ｂの
Mi12，13および22，23はそれぞれ信号線３ｃお
よび３ｅを介し、メモリ１０１ｃのMi14〜21の
８ビツトは信号線３ｄを介しマイクロプログラ
ム・アドレス・レジスタ１０４に入力され、本レ
ジスタ１０４の内容は第５図ａに示される変更前
の値Ｋ第５図ｂ，１に示す如く、第４図ａの命令
Mi12〜23に示された“Ａ”なる値にかわる。ま
たマイクロプロセツサ１００′ｂは信号線３ａを
介して入力されるMi0〜11の12ビツトの最上位ビ
ツトMi0が“１”である時に信号線３ｆに信号
“０”を出力してマイクロプログラム・レジスタ
１０４をデータのロード・モードとする働きをも
つ（ロード要求）。レジスタ１０４に置数された
“Ａ”なるアドレスはマイクロプログラム・アド
レス・バス１ｃによりマイクロプログラム・メモ
リ１０１ａ，ｂ，ｃに供給され、これに応じたマ
イクロ命令を読み出し、システムの制御はそのマ
イクロ命令に移される。

(2) 特殊な分岐時 第４図ｂに示した形式（以下形式ｂと称する）
のマイクロ命令時には特殊なマイクロプログラム
分岐を実行する。すなわち、Mi0〜２の３ビツト
が全て“０”の時、Mi12，13および22，23の４
ビツトが信号線３ｃおよび３ｅを介し、マイクロ
プロセツサ１００′ａからのアドレス・データ８
ビツト（今このデータの値を“Ｂ”とする）が信
号線３ｄをそれぞれ介してマイクロプログラム・
アドレス・レジスタ１０４に入力され、本レジス
タ１０４の内容は第５図ｂ，２に示す如く、
Mi12，13，22，23に示された（α，β，γ，
δ）およびマイクロプロセツサ１００′ａから出
力される“Ｂ”なる値できまるアドレスとなる。
この時、マイクロプロセツサ１００′ｂは入力さ
れるMi0〜11の12ビツトの上位３ビツトが全て
“０”である事を解読して、前記通常の分岐時と
同様に信号線３ｆに“０”信号を出力してレジス
タ１０４をデータのロード・モードとする（ロー
ド要求）。一方、本特殊分岐時にはマイクロプロ
グラム・アドレス・レジスタ１０４のビツト２〜
９の８ビツトがマイクロプロセツサ１００′ａか
ら出力されるから、この時にはマイクロプログラ
ム・メモリ１０１ｃの出力を禁止しなければなら
ない。このため、メモリ１０１ａの出力８ビツト
の上位３ビツトが全て“０”である事をクロツク
信号φ−Ｎに同期して検出するゲート３０１の線
３ｂ上の出力が“１”の時、メモリ１０１ｃの出
力を禁止し、マイクロプロセツサ１００′ａのア
ドレス出力を許可する（多分岐要求）。

以上、２種の分岐以外はマイクロプロセツサ′
ｂからの信号３ｆは“１”となつてマイクロプロ
グラム・アドレス・レジスタ１０４は第５図３に
示す如く現内容Ｋをクロツク信号φ−Ｎに同期し
て＋１するカウンタとして働く（インクリメン
ト・モード）。

次に、第６図によりマイクロプロセツサ１０
０′ａ構成のうち、マイクロプログラム・アドレ
ス作成回路およびその周辺部を説明する。この構
成はデータバス１ａに接続された16ビツトのマク
ロ命令レジスタ１０５、８ビツトのサブルーチン
戻りアドレス・レジスタ・レジスタ６０１、マク
ロ命令解読回路６００、マイクロプログラム・ア
ドレス選択回路６０２、入力バツフア６０３，６
０４，６０７，６０８，３ステート出力バツフア
６０６およびこのドライバ６０５から成る。

マクロ命令レジスタ１０５の内容は信号線６ａ
をマクロ命令解読回路６００に入力され、該解読
回路６００にて命令形式が判断され、この形式は
第７図ａ〜ｅに示す如くオペコードOP以外のフ
イールド内容が異なる５種があり、この５種に対
応した５ビツトの信号が線６ｄ上に出力される。
第７図ｄに示す命令形式４に対しては、アドレス
情報として、８ビツトの特定パターン（リテラ
ル・パターン）が線６ｃ上に出力されるとする。
これら線６ｃ，６ｄ上の信号の他にマクロ命令レ
ジスタ１０５の内容が信号線６ａを介し、サブル
ーチン戻りアドレス・レジスタ６０１の内容（８
ビツト）が信号線６ｂを介して、マイクロプロセ
ツサー１００′ａ内で発生されるサブルーチン戻
りアドレス・レジスタを要求する信号が線６ｅを
介して、それぞれアドレス選択回路６０２に入力
される。

アドレス選択回路６０２は線６ｄ上の上記した
命令形式に対応した５種信号とサブルーチン戻り
アドレスを要求する線６ｅ上の信号の計６信号に
応じて、入力される線６ａ，６ｂ，６ｃ上の３種
のデータを第８図に示す８ビツトのパターンに編
成し直して出力する。即ち、線６ｅ上の信号が
“０”のときには、線６ｄ上の信号が命令形式１
〜５のいずれを示すかにより第８図ａ〜ｅのパタ
ーンをそれぞれ出力し、線６ｅ上の信号が“１”
のときには、第８図ｆに示すパターンを出力す
る。ここでｄのＫ１はマクロ命令解読回路６００
から得られる線６ｃ上のリテラル・パターン、ｆ
のＲは線６ｂ上されるサブルーチン戻りアドレ
ス・レジスタ６０１の内容である。この出力結果
は第４図ｂの形式ｂのマイクロ命令実行時に発せ
られる信号３ｂが入力バツフア６０３，６０４お
よびドライバ６０５を通じて３ステート出力バツ
フア６０６を駆動する時にマイクロプロセツサ１
００′ａの外部へ送出される。

第９図に第３図に示した各部の波形を示す。通
常の分岐時には線３ｆ上の信号が“０”となり、
マイクロプログラム・メモリ１０１ｃからの出力
Mi14〜21を線３ｄに乗せ、これと線３ｃ，３ｅ
上のマイクロプログラム・メモリ１０１ｂの出力
の一部Mi12，13，22，23と共にマイクロプログ
ラム・アドレス・レジスタ１０４にアドレスＡと
して置数し、その結果が信号線１ｃに反映され
る。その後アドレスＡはＡ＋１にインクリメント
される。特殊分岐時に更に線３ｂ上の信号が
“１”となつてマイクロプログラム・メモリ１０
１ｃの出力を禁止し、マイクロプロセツサ１０
０′ａからの出力Ｂを信号線３ｄに載せ、これと
線３ｃと３ｅ上のマイクロプログラム・メモリ１
０１ｂの出力の一部Mi12，１，22，23（データ
α，β，γ，δ）と共にマイクロプログラム・ア
ドレス・レジスタ１０４にアドレスB′として置数
し、その結果が信号線１ｃに反映される。

最後に、本発明になるマイクロプログラム・ア
ドレス制御装置の好適な使用例を第１０図を用い
て説明する。本実施例ではマイクロプログラム・
アドレス・レジスタ１０４は12ビツト構成として
いるからマイクロプログラム・メモリ１０１は最
大4K語である。特殊分岐時にはマイクロ命令
Mi12，13およびMi22，23の２ビツトそれぞれが
レジスタ１０４の上位と下位に置数され、間の８
ビツトにはマイクロプロセツサ１００′ａ内から
出力されるアドレスが置数されるから、例えば、
特殊分岐が命令実行のためのマイクロプログラ
ム・ルーチンの先頭への分岐である場合に、第１
０図ａ〜ｄのごとく、マイクロ命令のMi12，13
が（０，０），（０，１），（１，０），（１，１）の
いずれであるかに応じて＃０〜＃３のいずれかの
ページ（1K語単位）内に分岐する事になる。こ
の事はマイクロプロセツサ１００′ａからは８ビ
ツトの分岐データがマクロ命令レジスタ１０５の
内容により一義的に定まるにもかかわらず、マイ
クロプログラミングによりその分岐エリヤを指定
できるという柔軟性を有する事を示す。これは、
同一のマクロ命令パターンにて異なる処理をさせ
たい場合、すなわち、異なる命令体系のデータ処
理装置を１つのマイクロプロセツサに共存させる
事ができる。

上記した本発明の一実施例によれば、比較的小
さいマイクロプログラム命令分岐アドレスで広範
囲の分岐アドレスを作成し得る効果を有する。

また、マイクロ命令の一部を命令分岐あるいは
サブルーチン・リターンのアドレスに加え得るの
で核となる分岐アドレスが小さく、従つてハート
ウエアが小さい状態で広範囲の分岐アドレスを作
成でき、かつ、マイクロプログラミングにより柔
軟性をもつ効果を奏するものである。さらに、ア
ドレス作成回路の出力線と、マイクロプログラ
ム・メモリからの入力線とを共通の信号線により
形成することによりLSIのピン数をへらすことが
できる。

〔発明の効果〕

以上述べたように、本発明の構成によれば、マ
イクロプログラム・アドレス作成手段はマイクロ
プログラム・アドレス選択回路を備えており、こ
のマイクロプログラム・アドレス選択回路はマク
ロ命令レジスタ、マクロ命令解読回路およびサブ
ルーチン戻りアドレス・レジスタの各出力信号に
応答してアドレス信号の一部の信号を出力し、こ
の一部の信号がマイクロプログラム・メモリから
のマイクロ命令のアドレス指定フイールド内の一
部のデータと合成された状態でマイクロプログラ
ム・アドレス置数手段に置数されるので、従来の
ように単にマクロ命令レジスタの一部のみをアド
レス源として合成するのに比べ、マイクロプログ
ラム・アドレスの生成に柔軟性をもたせることが
できる。

すなわち、本発明においては合成しうるアドレ
ス源がマクロ命令解読回路およびサブルーチン戻
りアドレス・レジスタをも含み、アドレスの合成
は命令分岐（マルチウエイジヤンプ）やマイクロ
サブルーチン分岐（戻りアドレス）においても行
なわれるのでマイクロ命令の一部の記述により柔
軟性の高いマイクロプログラム制御が可能とな
る。この柔軟性とは、換言すれば、分岐における
マイクロプログラム・メモリの番地が固定されな
いことを意味する。

【図面の簡単な説明】

第１図は従来のマイクロプログラム・アドレス
制御装置を示す図、第２図は本発明になるマイク
ロプログラム・アドレス制御装置を含むマイクロ
プロセツサ・システムの概略図、第３図はその詳
細図、第４図は分岐を行なうマイクロ命令の形式
を示す図、第５図は本発明になるマイクロプログ
ラム・アドレス制御装置によつて変化するマイク
ロプログラム・アドレス・レジスタの内容を示す
図、第６図はマイクロプログラム・アドレス作成
回路図、第７図はマクロ命令の形式を示す図、第
８図は作成されるアドレス・パターンを示す図、
第９図は本発明になるマイクロプログラム・アド
レス制御装置の動作を示すタイム・チヤート図、
第１０図は本発明の使用例を示す図である。 １００，１００′，１００′ａ，１００′ｂ……
マイクロプロセツサー、１０１，１０１ａ，１０
１ｂ，１０１ｃ……マイクロプログラム・メモ
リ、１０３……マイクロ命令レジスタ、１０４…
…マイクロプログラム・アドレス・レジスタ、１
０５……マクロ命令レジスタ、１０６……アドレ
ス作成回路、３ｄ……共通信号線。

Claims (1)

1. 【特許請求の範囲】 １ データ処理装置を制御するためのマイクロ命
   令をマイクロプログラム・メモリから順次読出す
   ために、上記マイクロプログラム・メモリから読
   出されたマイクロ命令および主メモリからのマク
   ロ命令が置数されたマクロ命令レジスタからの出
   力信号に応答してマイクロプログラム・アドレス
   を作成する手段と、作成されたマイクロプログラ
   ム・アドレスを置数する手段と、を有するマイク
   ロプログラム・アドレス制御装置において、 前記マイクロプログラム・アドレス作成手段
   は、前記マクロ命令レジスタからの出力信号の命
   令形式を解読するマクロ解読回路と、サブルーチ
   ン戻りアドレスが置数されるサブルーチン戻りア
   ドレス・レジスタと、前記マクロ命令レジスタ・
   マクロ解読回路およびサブルーチン戻りアドレ
   ス・レジスタの各出力信号に応答して前記マイク
   ロプログラム・アドレス置数手段に入力されるべ
   きアドレス信号の一部の信号を出力するマイクロ
   プログラム・アドレス選択回路と、このマイクロ
   プログラム・アドレス選択回路の出力信号と前記
   マイクロプログラム・メモリから読み出されたマ
   イクロ命令のアドレス指定フイールド内の一部の
   データとを合成し、この合成データ信号をアドレ
   ス信号として前記マイクロプログラム・アドレス
   置数手段に入力する手段と、を備えたことを特徴
   とするマイクロプログラム・アドレス制御装置。