JPS61232620A - 半導体基板エツチング方法 - Google Patents
半導体基板エツチング方法Info
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- JPS61232620A JPS61232620A JP60073615A JP7361585A JPS61232620A JP S61232620 A JPS61232620 A JP S61232620A JP 60073615 A JP60073615 A JP 60073615A JP 7361585 A JP7361585 A JP 7361585A JP S61232620 A JPS61232620 A JP S61232620A
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- JP
- Japan
- Prior art keywords
- etching
- semiconductor substrate
- etching mask
- atoms
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
- H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
- H10P50/692—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their composition, e.g. multilayer masks or materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
- H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
- H10P50/693—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane
- H10P50/694—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials characterised by their size, orientation, disposition, behaviour or shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks or redeposited masks
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体製造分野におけるドライエツチング方
法、特に半導体基板をエツチングする場合の終点検出方
法に関するものである。
法、特に半導体基板をエツチングする場合の終点検出方
法に関するものである。
（従来の技術）
従来、ドライエツチングの終点検出方法の一つとして被
エツチング材料の構成原子、あるいは分子の発光強度や
、プラズマ中のエツチングに関する原子あるいは分子、
またはそれらのイオンの発光強度を追跡して、終点を明
確にする方法が知られていた。
エツチング材料の構成原子、あるいは分子の発光強度や
、プラズマ中のエツチングに関する原子あるいは分子、
またはそれらのイオンの発光強度を追跡して、終点を明
確にする方法が知られていた。
（発明が解決しようとする問題点）
微細素子分離技術や小面積大容量化技術の進展に伴ない
、半導体基板表面に溝を形成する技術が広く用いられて
いるが、その溝の深さは、半導体基板のエツチング時間
だけで制御されているのが現状である。しかし、従来の
技術では、被エツチング物である半導体基板の構成原子
あるいは分子の発光強度や、プラズマ中のエツチングに
関与する原子・分子・イオンの発光強度は、被エツチン
グ物の中間厚さの位置では、エツチング中に変化しない
ため、半導体基板のエツチング終点を明確に検出できな
い欠点があった。
、半導体基板表面に溝を形成する技術が広く用いられて
いるが、その溝の深さは、半導体基板のエツチング時間
だけで制御されているのが現状である。しかし、従来の
技術では、被エツチング物である半導体基板の構成原子
あるいは分子の発光強度や、プラズマ中のエツチングに
関与する原子・分子・イオンの発光強度は、被エツチン
グ物の中間厚さの位置では、エツチング中に変化しない
ため、半導体基板のエツチング終点を明確に検出できな
い欠点があった。
本発明の、目的は、従来、の、欠点を解消し、半導体基
板表面に任意の深さも−を精度よく形成することである
。
板表面に任意の深さも−を精度よく形成することである
。
（問題点を解決するための手段）
本発明の半導体基板エツチング方法は、半導体基板表面
に、ドライエツチング法により溝を形成するときに、エ
ツチングマスクとして、半導体基板構成原子以外の原子
を含む膜を用い、エツチングマスク構成体中の原子ある
いは分子、またはそれらのイオンの発光強度を追跡する
ことによって、エツチング終点を検出するものである。
に、ドライエツチング法により溝を形成するときに、エ
ツチングマスクとして、半導体基板構成原子以外の原子
を含む膜を用い、エツチングマスク構成体中の原子ある
いは分子、またはそれらのイオンの発光強度を追跡する
ことによって、エツチング終点を検出するものである。
また、エツチングマスクの膜厚が、このエツチングマス
クの膜厚と、前記溝の目的とする深さとの比が、前記エ
ツチングマスクのエツチング速度と半導体基板のエツチ
ング速度との比と同等となるような膜厚とするものであ
る。
クの膜厚と、前記溝の目的とする深さとの比が、前記エ
ツチングマスクのエツチング速度と半導体基板のエツチ
ング速度との比と同等となるような膜厚とするものであ
る。
（作 用）
ドライエツチングでは、反応系圧力、高周波パワー処理
枚数など種々のパラメータによって、エツチング速度が
変化するが、本発明では、エツチング速度の相対値だけ
に依存するため、上記種々のパラメータによる影響は非
常に少なく、さらに発光をモニターすることにより、エ
ツチング状況を把握できるため、精度よく溝の深さを制
御することが可能となる。
枚数など種々のパラメータによって、エツチング速度が
変化するが、本発明では、エツチング速度の相対値だけ
に依存するため、上記種々のパラメータによる影響は非
常に少なく、さらに発光をモニターすることにより、エ
ツチング状況を把握できるため、精度よく溝の深さを制
御することが可能となる。
（実施例）
本発明の一実施例を第１図および第２図に基づいて説明
する。
する。
第１図は本発明の半導体基板のエツチング方法の工程順
断面図である。
断面図である。
同図において、シリコン基板１上に酸化シリコン膜２を
５００人成長させ、さらに化学気相成長法により、窒化
シリコン膜３を形成したのち、フォトエツチング技術に
より、溝形成領域を開孔したものが、第１図（ａ）であ
る。この場合、エツチングマスクとしては窒化シリコン
膜３を使用した。
５００人成長させ、さらに化学気相成長法により、窒化
シリコン膜３を形成したのち、フォトエツチング技術に
より、溝形成領域を開孔したものが、第１図（ａ）であ
る。この場合、エツチングマスクとしては窒化シリコン
膜３を使用した。
第１図（ａ）の状態からシリコン基板１のエツチングを
行なうが、シリコン基板１とともに、エツチングマスク
の窒化シリコン膜３もエツチングされることになり、第
１図（ｂ）に示すものが、エツチングの途中の図であ□
る。このとき、エツチング中に窒化シリコン膜から発生
した窒素原子の発光（６７４μｍ）は、第２図の特性曲
線４のような強度変化を示す。すなわ妃、第２図中、横
軸に時間、縦軸に発光強度をとると、エツチング開始直
後から、窒化シリコン膜３の除去成分に起因する窒素原
子の発光が生じ、エツチング期間中は一定の強度を保っ
ている。
行なうが、シリコン基板１とともに、エツチングマスク
の窒化シリコン膜３もエツチングされることになり、第
１図（ｂ）に示すものが、エツチングの途中の図であ□
る。このとき、エツチング中に窒化シリコン膜から発生
した窒素原子の発光（６７４μｍ）は、第２図の特性曲
線４のような強度変化を示す。すなわ妃、第２図中、横
軸に時間、縦軸に発光強度をとると、エツチング開始直
後から、窒化シリコン膜３の除去成分に起因する窒素原
子の発光が生じ、エツチング期間中は一定の強度を保っ
ている。
さらに、エツチングが進み、窒化シリコン膜３が全てエ
ツチングされた状態、すな゛わち、目的とする禰さの溝
が形成された状態、すなわち第１図（Ｃ）の状態になる
と、この時点で、窒素原子の発光は第２図の特性曲線４
に示すように急激に消滅するので、ここをエツチング終
点とすればよい□す゛上記実施例において、エツチング
膚スクとして用いた窒化シリコン膜の膜厚は、つぎの関
係式により゛決定した。 −ｂ Ｘ ＝ □ ・ ｙ ここで、Ｘ：エツチングマスクの膜厚 ｙ：半導体基板へ形成する溝の深さ ｂ：エツチングマスクのエツチング 速度 ａ：半導体基板のエツチング速度 す この関係式で、エツチング速度比□は、使用ガスおよび
装置によって決まるものであるから、基板へ形成する溝
の深さｙに応じて、エツチングマスクの膜厚を決定すれ
ばよいことがわかる。
ツチングされた状態、すな゛わち、目的とする禰さの溝
が形成された状態、すなわち第１図（Ｃ）の状態になる
と、この時点で、窒素原子の発光は第２図の特性曲線４
に示すように急激に消滅するので、ここをエツチング終
点とすればよい□す゛上記実施例において、エツチング
膚スクとして用いた窒化シリコン膜の膜厚は、つぎの関
係式により゛決定した。 −ｂ Ｘ ＝ □ ・ ｙ ここで、Ｘ：エツチングマスクの膜厚 ｙ：半導体基板へ形成する溝の深さ ｂ：エツチングマスクのエツチング 速度 ａ：半導体基板のエツチング速度 す この関係式で、エツチング速度比□は、使用ガスおよび
装置によって決まるものであるから、基板へ形成する溝
の深さｙに応じて、エツチングマスクの膜厚を決定すれ
ばよいことがわかる。
上記実施例においては、エツチングマスクとして窒化シ
リコン膜を用いた場合について述べたが、酸化シリコン
膜や、レジスト等を用いても同様にエツチング終点を検
出できる。
リコン膜を用いた場合について述べたが、酸化シリコン
膜や、レジスト等を用いても同様にエツチング終点を検
出できる。
（発明の効果）
本発明によれば、半導体基板表面に任意の深さの溝を容
易に精度よく形成す、ることか可能となり、微細素子分
離技術や、小面積大容量化技術の進展に大きく寄与する
ものである。
易に精度よく形成す、ることか可能となり、微細素子分
離技術や、小面積大容量化技術の進展に大きく寄与する
ものである。
第１図（ａ） 、 （ｂ） 、 （ｃ）は本発明の一実
施例による半導体基板エツチング方法の工程順断面図、
第２図は同特性図である。 １ ・ シリコン基板、 ２ 酸化シリコン膜、３
・窒化シリコン膜、 ４ ・・窒素原子線の発光特性曲
線。
施例による半導体基板エツチング方法の工程順断面図、
第２図は同特性図である。 １ ・ シリコン基板、 ２ 酸化シリコン膜、３
・窒化シリコン膜、 ４ ・・窒素原子線の発光特性曲
線。
Claims (2)
- （１）半導体基板表面に、ドライエッチング法により溝
を形成するときに、エッチングマスクとして、前記半導
体基板構成原子以外の原子を含む膜を用い、エッチング
マスク構成体中の原子あるいは分子、またはそれらのイ
オンの発光強度を追跡することによって、エッチング終
点を検出することを特徴とする半導体基板エッチング方
法。 - （２）エッチングマスクの膜厚が、該エッチングマスク
の膜厚と、上記溝の目的とする深さとの比が、前記エッ
チングマスクのエッチング速度と半導体基板のエッチン
グ速度との比と同等となるような膜厚とすることを特徴
とする特許請求の範囲第（１）項記載の半導体基板エッ
チング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60073615A JPS61232620A (ja) | 1985-04-09 | 1985-04-09 | 半導体基板エツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60073615A JPS61232620A (ja) | 1985-04-09 | 1985-04-09 | 半導体基板エツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61232620A true JPS61232620A (ja) | 1986-10-16 |
Family
ID=13523412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60073615A Pending JPS61232620A (ja) | 1985-04-09 | 1985-04-09 | 半導体基板エツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61232620A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5030316A (en) * | 1987-10-29 | 1991-07-09 | Fujitsu Limited | Trench etching process |
| US20130017684A1 (en) * | 2011-07-11 | 2013-01-17 | Nanya Technology Corporation | Process of forming slit in substrate |
-
1985
- 1985-04-09 JP JP60073615A patent/JPS61232620A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5030316A (en) * | 1987-10-29 | 1991-07-09 | Fujitsu Limited | Trench etching process |
| US20130017684A1 (en) * | 2011-07-11 | 2013-01-17 | Nanya Technology Corporation | Process of forming slit in substrate |
| US8975137B2 (en) * | 2011-07-11 | 2015-03-10 | Nanya Technology Corporation | Process of forming slit in substrate |
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