JPS61233489A - アドレス割付回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１１」 本発明は、アドレス割付回路に関し、特に複数のメモリ
素子又は複数の入出力素子のうちのいずれか１つを選択
すべくアドレスの割付けを行なうためのアドレス割付回
路に関する。

ＬＬＩＬ 第１図に、例えば複数のメモリ素子からなるメモリのア
ドレス指定をなすアドレス指定回路の一例を示す。図に
おいて、複数のメモリ素子Ｕ１〜Ｌ１１６のうちの１つ
の素子（以下チップと称する）を選択すべ（アドレスの
割付けをなすための例えば２個のアドレスデコーダ１．
２が設けられている。これらアドレスデコーダ１，２の
記憶内容は固定化されている。中央処理装置（以下ｃＰ
Ｕと称する）３としては、８　ｂｉｔデータバスの例え
ば８０８５Ａ　（インテル社製）が用いられている。

このＣＰＵ３においては、データとアドレスが時分割に
て伝送されるので、アドレスの下位バイト（Ａｏ＝Ａ７
）をラッチするためのアドレスラッチ回路４が設けられ
ている。

複数のメモリ素子Ｕ１〜Ｕ１６のうち、Ｕ１〜Ｕ８は２
にバイトのＲＯＭ（リードオンリメモリ）であり、Ｕ９
〜Ｌ１１６は２にバイトのＲＡＭ　（ランダムアクセス
メモリ）である。これらメモリは２にバイトのため、ア
ドレスビットのＡＯ〜Ａｌｅまでがアドレスデコーダ１
，２を通らず直接メモリのアドレス入力端子に供給され
る。アドレスビットのＡ　ｎ〜Ａ　＋ｓは各々２にバイ
トのメモリチップを選択するためにアドレスデコーダ１
．２に供給されデコードされる。ＣＰＵ３から出力され
る１　０／Ｍ信号はメモリを選択するかｌ１０（入出力
）素子（図示せず）を選択するかを識別するための選択
信号であり、メモリの選択時には低レベルの信号となる
。なお、本回路例では、メモリ素子Ｕ１〜Ｕ１６のメモ
リマツプは第２図に示すように構成されている。

次に、例えばメモリの１０００番地に格納されているデ
ータをＣＰＬ１３が読み取る場合の動作について説明す
る。

まず、ＣＰＵ３がアドレス情報１０００Ｈをアドレスバ
スを介してメモリに送出する。このとき、アドレスバス
には第３図に示すようなデータがのせられる。アドレス
ビットのＡｎ−Ａｌ１はアドレスデコーダ１，２に供給
されるが、ＡＩ４ビットが“０パのため、アドレスデコ
ーダ１がイネーブルとなり、アドレスデコーダ２にはＡ
Ｍビット情報がインバータ５を介して供給されるので当
該デコーダ２がディセーブルとなる。また、メモリを選
択するのであるから、ＣＰＵ３からは低レベルの１０／
Ｍ信号が出力され、インバータ６で反転された後各デコ
ーダ１，２のチップ選択端子Ｇ１に供給されるため、各
デコーダ１．２がイネーブル状態となる。

その結果、アドレスデコーダ１．２の機能（第４図の機
能表参照）からメモリチップＵ３が選択される。また、
アドレスビットＡｏ〜Ａ　＋ｏは全て−１０”のため、
メモリチップＵ３の先頭番地が指定される。このときＣ
ＰＵ３からＲＤ（読出し）信号が出力されかつメモリに
入力されれば、指定されたアドレスから格納内容が読み
出され、データ情報としてＣＰＵ３に取り込まれるので
ある。

このように構成されたアドレス指定回路においては、従
来、チップ選択のために設けられたアドレスデコーダ１
，２の記憶内容が固定化されていたので、アドレスを変
更したい場合、例えばメモリチップＵ９の先頭アドレス
を、”　４０００　Ｈから″を’８０００Ｈから′に変
更したい場合、アドレスデコーダ１．２の入力端子Ｇ２
に供給するアドレスビットをＡｌ１からＡ＋ｓに変更す
る必要があり、これに伴ないアドレスラインの配線変更
を行なわなければならなかった。

また、同一ビン配置のチップを用いてメモリ容量を変更
する場合にも同様に配線変更が生じた。

これは、例えばＵ１〜Ｕ８のＲＯＭを２にバイトから４
にバイトのＲＯＭに変更する場合、アドレスデコーダ１
のアドレス入力端子にアドレスビットＡ　１２〜ＡＩ４
を入力する必要があるからである。

以上のことから明らかなように、従来のアドレス割付回
路は専用化されており、汎用性に欠けていた。

ｌ貝！ＩＵ［ 本発明は、上述した点に鑑みなされたもので、メモリア
ドレスを自由に割り付けできかつメモリ容量を容易に変
更し得ることにより、汎用性のあるアドレス割付回路を
提供することを目的とする。

本発明によるアドレス割付回路は、アドレス入力端子に
中央処理装置からデコードアドレス信号が供給される第
１のアドレスデコーダと、アドレス入力端子の一部に前
記中央処理装置からデコードアドレス信号が供給される
と共にアドレス入力端子の残りが前記第１のアドレスデ
コーダのデコード出力端子の一部に接続され各々の複数
のデコード出力端子に接続された複数のメモリ素子又は
複数の入出力素子のうちのいずれか１つを選択する複数
の第２のアドレスデコーダと、前記第１のアドレスデコ
ーダの残りのデコード出力端子にアドレス入力端子が接
続されかつその複数のデコード出力端子の各々が前記複
数の第２のアドレスデコーダのチップ選択入力端子に接
続された第３のアドレスデコーダとを備え、前記第１及
び第２のアドレスデコーダがプログラマブルデコーダか
らなり、前記第１のアドレスデコーダのチップ選択入力
端子には前記複数のメモリ素子又は複数の入出力素子を
選択するための選択信号が供給されることを特徴として
いる。

衷−ＪｊＬ 以下、本発明の実施例を図に基づいて詳細に説明する。

第５図は本発明の一実施例を示すブロック図、第６図は
それを具体化した回路因である。第５図及び第６図にお
いて、ｃｐｕ　＜図示せず）から出力されるデコードア
ドレス信号Ａ　Ｉ３〜Ａ２１は、第１のアドレスデコー
ダとしてのプログラマブルデコーダ１０のアドレス入力
端子に供給され、デコードアドレス信号Ａｎ、Ａ＋ｔは
、第２のアドレスデコーダとしての複数のプログラマブ
ルデコーダ１１１〜１１１６の各アドレス入力端子の一
部Ａｏ。

Ａ１に供給される。これらプログラマブルデコーダ１１
１〜１１１６の各々のデコード出力端子には、第１図に
示す従来例と同様に、複数のメモリ素子又はＩ１０素子
（ともに図示せず）が接続されている。プログラマブル
デコーダ１０及び１１１〜１１１６はＲＯＭ又はＰＡＬ
（プログラマブルアレイロジック）からなる。ＰＡＬは
、最も簡単な論理回路であるＮＡＮＤやＮＯＲを基本ゲ
ートとし、これらがチップ上に整然と配列されていて電
気的に基本ゲートを相互に配線することにより顧客専用
のランダム論理ＬＳＩを構成できるものである。

プログラマブルデコーダ１０のチップ選択入力端子Ｇに
は、ＣＰＬＪから出力される選択信号（ＩＯ／Ｍ信号）
が供給される。本実施例においては、プログラマブルデ
コーダ１１１〜１１１６の各デコード出力端子に複数の
メモリ素子が接続されており、この場合のＩＯ／Ｍ信号
はメモリ選択信号となる。プログラマブルデコーダ１０
のデコード出力ラインの一部し１〜Ｌ３はアドレスデー
タバスとしてプログラマブルデコーダ１１１〜１１１６
の残りのアドレス入力端子Ａ２〜Ａ４に共通接続され、
残りのデコード出力ライン１４〜Ｌ７は第３のアドレス
デコーダとして設けられたデコーダ１２のアドレス入力
端子に接続されている。このデコーダ１２の複数のデコ
ード出力端子はプログラマブルデコーダ１１１〜１１１
６の各チップ選択入力端子Ｇに各々接続されている。

本実施例では、メモリデコードアドレスがＡ　ｕ〜Ａ２
＋となっているが、これはＣＰＵが８０８５Ａではアド
レスビットがＡｏ〜Ａ＋５（６４にバイトのメモリ空間
）、８０８６ではＡｏ”−Ａ＋ｓ（１Ｍバイトのメモリ
空間）、８０２８６ではＡｏ〜Ａ２３（１６Ｍバイトの
メモリ空間）となっているからである。

かかる構成のアドレス割付回路においては、メモリデコ
ードアドレスＡｌｌｌＡｌ２がプログラマブルデコーダ
１１１〜１１１６のアドレス入力、メモリデコードアド
レスＡ　Ｉ３〜Ａ２１がプログラマブルデコーダ１０の
アドレス入力となっているので、２にバイトのブロック
で４Ｍバイトまでデコード出力を得ることができる。ま
た、プログラマブルデコーダ１０のデコード出力ライン
Ｌ１〜Ｌ３をアドレスデータバスとして使用し、し４〜
Ｌ７を第３のアドレスデコーダ１２を介してチップ選択
ラインとしているため、配線変更することなくプログラ
マブルデコーダ１０のプログラムを変更するだけで、各
メモリチップの先頭アドレスを自由に変更したり、同一
ビン配置であればメモリ容量の異なったメモリチップに
容易に交換することができる。更には、第３のアドレス
デコーダ１２を用いたことで、プログラマブルデコーダ
１０のチップ選択用のビットを有効に使えることになる
。

また更に、プログラマブルデコーダ１１１〜１１電６の
アドレス入力端子の一部をＣＰＵからのメモリデコード
アドレスの入力端子としているので、プログラマブルデ
コーダ１１１〜１１１６のメモリ容量を有効に使えるこ
とになり、全体的にメモリ領域を拡張できることになる
。　なお、各メモリチップには、メモリ容量が ２にバイトの場合　Ａｏ〜Ａ　１０ ４にバイトの場合　Ａｏ〜Ａ　ｎ ８にバイトの場合　Ａｏ〜Ａ　＋２ １６にバイトの場合　Ａｏ〜Ａ１３ ３２にバイトの場合　Ａｏ　−Ａｌ１ のアドレスビットが供給されるようにアドレスラインを
接続しておくのは当然である。

また、プログラマブルデコーダ１１＋〜１１１６におい
て、各デコーダ単位で各メモリの先頭アドレスを変更し
たり、メモリ容量の異なったメモリチップ（２にバイト
、４にバイト・・・・・・）を接続できることは勿論で
あるが、プログラマブルデコーダ１０のプログラムを変
更することにより、単一のプログラマブルデコーダにお
いて各メモリチップ単位でメモリの先頭アドレスを変更
したり、メモリ容量の異なったメモリチップ（２にバイ
ト、４にバイト・・・・・・）を接続したりすることも
可能である。

第７図は、本発明の他の実施例を示すブロック図であり
、本実施例においては、プログラマブルデコーダ１０を
増設し、これらプログラマブルデコーダ１０１〜１０ｎ
の各々に対して上記各実施例と同様に複数の第３のアド
レスデコーダ１２１〜１２ｎ及びプログラマブルデコー
ダ（１１１〜１１　＋ｓ　）〜（１ｎ１〜１ｎ＋６）を
接続する構成となっており、この構成によればメモリ領
域を拡張して使用することができる。また、第７図にお
けるプログラマブルデコーダ１０＋〜１０ｎの前段に更
にデコーダを設けることにより、メモリ領域を更に拡張
できるのである。この場合のデコーダの記憶内容は固定
、可変のいずれであっても良い。

なお、上記各実施例においては、主としてメモリチップ
を選択する場合について説明したが、Ｉ１０チップを選
択する場合も同様である。但し、メモリチップとＩ１０
チップとの判別に関しては、ＣＰＵから出力される１０
／Ｍ信号（選択信号）が“０″か“１″かで判断を行な
う。本発明においては、ＣＰＵとして第１図に示した従
来例と同様に８０８５Ａを使用しているので、選択信号
が“０″でメモリチップ、１１１　ＩＩでＩ１０チップ
を選択となるが、ＣＰＵとして８０８６を用いた場合に
は選択信号が“０パでＩ１０チップ、１”でメモリチッ
プを選択となり、８０８５Ａの場合とは逆になる。これ
らの論理については、ＣＰＵのチップによって多少遠い
があるが、考え方としては全て同じである。

１里ｏｍｉ 以上説明したように、本発明によるアドレス割付回路に
よれば、配線変更しなくてもプログラマブルデコーダの
プログラムを変更するだけで、メモリアドレスを自由に
割り付けできかつメモリ容量の異なったメモリを共用で
きるため、基板アセンブリとして汎用化できることにな
る。また、メモリ容量が同一チップ形状で２にバイ１へ
→４にバイト、８にバイト→１６にバイト→３２にバイ
トと技術進歩により容量の大きいメモリがどんどん製品
化されるが、本発明によれば、新しいメモリに対しても
低コストにて容易に対応できるのである。

なお、本発明によるアドレス割付回路は、プログラムで
きるアドレス割付回路としているいろな方面に応用でき
ることは勿論である。

【図面の簡単な説明】

第１図はアドレス回路の一例を示すブロック図、第２図
は第１図におけるメモリ索子Ｕ１〜Ｕ１６のメモリマツ
プを示す図、第３図は１０００番地のアドレス指定時に
おけるアドレスバス上のデータを示す図、第４図は第１
図におけるアドレスデコーダ機能表を示す図、第５図は
本発明の一実施例を示すブロック図、第６図は第５図を
具体化した回路図、第７図乃至第９図は各々本発明の他
の実施例を示すブロック図である。 主要部分の符号の説明

Claims (1)

【特許請求の範囲】
1. 　アドレス入力端子に中央処理装置からデコードアドレ
   ス信号が供給される第１のアドレスデコーダと、アドレ
   ス入力端子の一部に前記中央処理装置からデコードアド
   レス信号が供給されると共にアドレス入力端子の残りが
   前記第１のアドレスデコーダのデコード出力端子の一部
   に接続され各々の複数のデコード出力端子に接続された
   複数のメモリ素子又は複数の入出力素子のうちのいずれ
   か１つを選択する複数の第２のアドレスデコーダと、前
   記第１のアドレスデコーダの残りのデコード出力端子に
   アドレス入力端子が接続されかつその複数のデコード出
   力端子の各々が前記複数の第２のアドレスデコーダのチ
   ップ選択入力端子に接続された第３のアドレスデコーダ
   とを備え、前記第１及び第２のアドレスデコーダはプロ
   グラマブルデコーダからなり、前記第１のアドレスデコ
   ーダのチップ選択入力端子には前記複数のメモリ素子又
   は複数の入出力素子を選択するための選択信号が供給さ
   れることを特徴とするアドレス割付回路。