JPS61235558A - スパツタリング装置 - Google Patents
スパツタリング装置Info
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- JPS61235558A JPS61235558A JP7674385A JP7674385A JPS61235558A JP S61235558 A JPS61235558 A JP S61235558A JP 7674385 A JP7674385 A JP 7674385A JP 7674385 A JP7674385 A JP 7674385A JP S61235558 A JPS61235558 A JP S61235558A
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- sputtering
- shutter
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- shutter mechanism
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- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高融点の酸化物薄膜等の形成を行うスパッタ
リング装置に関するものである。
リング装置に関するものである。
スパッタリング法は、高密度集積回路などの半導体装置
作製において、ＳｉやＧａＡｓなどの半導体基板上に絶
縁物薄膜や金属薄膜を形成する上で重要な役割を果して
いる。特にＳｉｎ、やＴａ、Ｏ。
作製において、ＳｉやＧａＡｓなどの半導体基板上に絶
縁物薄膜や金属薄膜を形成する上で重要な役割を果して
いる。特にＳｉｎ、やＴａ、Ｏ。
などの酸化物絶縁体薄膜やＳｉ、Ｎ、などの窒化物絶縁
体薄膜は、半導体装置作製上、その重要性が高まってい
るが、融点が１０００℃以上と非常に高いために、抵抗
加熱方式や電子ビーム加熱方式を用いた真空蒸着法で薄
膜を形成することは困難である。これに対しスパッタリ
ング法は、低真空中で放電をおこすことにより雰囲気の
ガスをイオン化し、付着させる薄膜の構成材料の焼結体
であるターゲットに、上記イオン化したガス分子を電界
で加速して衝突させて、ターゲットから構成原子をはじ
きとばし半導体素子を形成する基板上に堆積させるため
、基板の温度を低く保った状態で、高融点の酸化物薄膜
や窒化物薄膜を形成することが可能である。
体薄膜は、半導体装置作製上、その重要性が高まってい
るが、融点が１０００℃以上と非常に高いために、抵抗
加熱方式や電子ビーム加熱方式を用いた真空蒸着法で薄
膜を形成することは困難である。これに対しスパッタリ
ング法は、低真空中で放電をおこすことにより雰囲気の
ガスをイオン化し、付着させる薄膜の構成材料の焼結体
であるターゲットに、上記イオン化したガス分子を電界
で加速して衝突させて、ターゲットから構成原子をはじ
きとばし半導体素子を形成する基板上に堆積させるため
、基板の温度を低く保った状態で、高融点の酸化物薄膜
や窒化物薄膜を形成することが可能である。
従来から用いられているスパッタリング装置の構成を第
８図に示し、薄膜形成の手順の一例を示せばつぎの通り
である。真空槽１を１０””Ｔｏｒｒ以下の真空に排気
したのち、アルゴンなどの不活性ガスを１０−” Ｔｏ
ｒｒから１Ｏ−３Ｔ ｏｒｒの真空度に達するまで満た
す、Ｓｉｎ、、Ｔａ、ＯｓやＳｉ、Ｎ、などの絶縁体薄
膜を形成する場合、上記Ｓｉｎ、、Ｔａ、Ｏ。
８図に示し、薄膜形成の手順の一例を示せばつぎの通り
である。真空槽１を１０””Ｔｏｒｒ以下の真空に排気
したのち、アルゴンなどの不活性ガスを１０−” Ｔｏ
ｒｒから１Ｏ−３Ｔ ｏｒｒの真空度に達するまで満た
す、Ｓｉｎ、、Ｔａ、ＯｓやＳｉ、Ｎ、などの絶縁体薄
膜を形成する場合、上記Ｓｉｎ、、Ｔａ、Ｏ。
やＳｉ３Ｎ、の焼結体をターゲット３として用い、形成
する薄膜の酸素欠陥や窒素欠陥を補償するため、雰囲気
ガス中に酸素や窒素を０〜５０％の比率で混合する。そ
の後、ターゲット電極２と基板電極６との間に電圧を印
加し放電を発生させる。第８図におけるシャッタ４はタ
ーゲット３と基板電極６に設置した基板５との中間に位
置し、上記ターゲット３からはじき飛ばされた原子が基
板５に到達する量を制御する。
する薄膜の酸素欠陥や窒素欠陥を補償するため、雰囲気
ガス中に酸素や窒素を０〜５０％の比率で混合する。そ
の後、ターゲット電極２と基板電極６との間に電圧を印
加し放電を発生させる。第８図におけるシャッタ４はタ
ーゲット３と基板電極６に設置した基板５との中間に位
置し、上記ターゲット３からはじき飛ばされた原子が基
板５に到達する量を制御する。
上記手順によって薄膜を形成する場合は、まずシャッタ
４を閉じた状態で放電を開始する。この過程はプリスパ
ッタリングと呼ばれるもので、ターゲット３の表面に吸
着した水分などの不純物を除去し、ターゲット３の表面
を清浄化するためのものである。すなわち一定時間上記
プリスパッタリングを行ったのち、シャッタ４を開き、
基板５上への薄膜形成を行う。
４を閉じた状態で放電を開始する。この過程はプリスパ
ッタリングと呼ばれるもので、ターゲット３の表面に吸
着した水分などの不純物を除去し、ターゲット３の表面
を清浄化するためのものである。すなわち一定時間上記
プリスパッタリングを行ったのち、シャッタ４を開き、
基板５上への薄膜形成を行う。
従来用いられていたシャッタ４は単にターゲット３から
基板５への粒子の流れを遮る機能だけが要求されていた
ため、ターゲット３とほぼ同じ大きさの金属製平面板を
用い、真空槽１の外から前後に移動させることによって
、シャッタ４の開閉を行っていた。上記のようなシャッ
タ４には基板５の下面だけが覆われているため、ターゲ
ット３から基板５への粒子の飛来を遮ることは可能だが
、プリスパッタリングの過程で上記基板５が雰囲気ガス
中に露出されるのを防ぐことができない、したがって、
上記シャッタ４を閉じた状態でも、酸化物薄膜形成時は
酸素プラズマを含む雰囲気に。
基板５への粒子の流れを遮る機能だけが要求されていた
ため、ターゲット３とほぼ同じ大きさの金属製平面板を
用い、真空槽１の外から前後に移動させることによって
、シャッタ４の開閉を行っていた。上記のようなシャッ
タ４には基板５の下面だけが覆われているため、ターゲ
ット３から基板５への粒子の飛来を遮ることは可能だが
、プリスパッタリングの過程で上記基板５が雰囲気ガス
中に露出されるのを防ぐことができない、したがって、
上記シャッタ４を閉じた状態でも、酸化物薄膜形成時は
酸素プラズマを含む雰囲気に。
また窒化物薄膜形成時は窒素プラズマを含む雰囲気に、
基板５の表面がさらされてイオン化した高エネルギーの
酸素や窒素が基板５の表面に到達するため、上記基板５
の表面の酸化や窒化が進行する。このようにして形成さ
れた基板５の表面の酸化膜や窒化膜は多数の欠陥を含ん
でいる。第９図は酸素分圧５ Ｘ １０−＠Ｔｏｒｒの
条件下において、従来のシャッタ機構を有するスパッタ
リング装置を用いプリスパッタリングを行った場合にお
ける、Ｓｉ基板上の表面酸化膜の膜厚とプリスパッタリ
ング時間との関係を示したものである。酸化膜厚の初期
値は、上記基板をスパッタリング装置に装填する時点で
ＳＬ基板表面に存在する自然酸化膜の膜厚である。同図
より、僅か３０分のプリスパッタリングで２８人にもお
よぶ表面酸化膜が成長していることが判る。このように
従来のシャッタ機構では、プリスパッタリング過程での
表面酸化膜や表面窒化膜の成長を防止できないことは明
確である。
基板５の表面がさらされてイオン化した高エネルギーの
酸素や窒素が基板５の表面に到達するため、上記基板５
の表面の酸化や窒化が進行する。このようにして形成さ
れた基板５の表面の酸化膜や窒化膜は多数の欠陥を含ん
でいる。第９図は酸素分圧５ Ｘ １０−＠Ｔｏｒｒの
条件下において、従来のシャッタ機構を有するスパッタ
リング装置を用いプリスパッタリングを行った場合にお
ける、Ｓｉ基板上の表面酸化膜の膜厚とプリスパッタリ
ング時間との関係を示したものである。酸化膜厚の初期
値は、上記基板をスパッタリング装置に装填する時点で
ＳＬ基板表面に存在する自然酸化膜の膜厚である。同図
より、僅か３０分のプリスパッタリングで２８人にもお
よぶ表面酸化膜が成長していることが判る。このように
従来のシャッタ機構では、プリスパッタリング過程での
表面酸化膜や表面窒化膜の成長を防止できないことは明
確である。
第１０図は従来のシャッタ機構を有するスパッタリング
装置を用いて、Ｓｉ基板上に３０分間のプリスパッタリ
ングを行ったのち、形成したＴａ、Ｏｓ薄膜を絶縁体薄
膜とするＭＩＳ型キャパシタの断面構造図を示したもの
で、集積回路に用いられるキャパシタの多くは、第１０
図に示したように、半導体基板７上に絶縁体薄膜８を形
成し、さらに金属電極９および１０を順次形成した構造
である。上記ＭＩＳ型キャパシタの電流電圧特性を示し
た図が第１１図である＊ ５ Ｘ １０’ Ｖ ／ ｃ
ｍの電界印加時における漏れ電流は１．７ Ｘ １０−
” Ａ ／ ａＪであり、集積回路等の半導体装置で要
求される１０−＠〜１Ｏ−１Ａ／Ｊ以下という要求基準
に比較して極めて高い。
装置を用いて、Ｓｉ基板上に３０分間のプリスパッタリ
ングを行ったのち、形成したＴａ、Ｏｓ薄膜を絶縁体薄
膜とするＭＩＳ型キャパシタの断面構造図を示したもの
で、集積回路に用いられるキャパシタの多くは、第１０
図に示したように、半導体基板７上に絶縁体薄膜８を形
成し、さらに金属電極９および１０を順次形成した構造
である。上記ＭＩＳ型キャパシタの電流電圧特性を示し
た図が第１１図である＊ ５ Ｘ １０’ Ｖ ／ ｃ
ｍの電界印加時における漏れ電流は１．７ Ｘ １０−
” Ａ ／ ａＪであり、集積回路等の半導体装置で要
求される１０−＠〜１Ｏ−１Ａ／Ｊ以下という要求基準
に比較して極めて高い。
また上記値はＴａ、Ｏｓ本来の漏れ電流値と比較しても
極めて高い、このように表面酸化膜上に形成した絶縁体
薄膜の特性が非常に低下し、また、プリスパッタリング
過程での表面窒化膜も同様に悪影響を及ぼすため、その
成長を抑制することが必要である。
極めて高い、このように表面酸化膜上に形成した絶縁体
薄膜の特性が非常に低下し、また、プリスパッタリング
過程での表面窒化膜も同様に悪影響を及ぼすため、その
成長を抑制することが必要である。
一方、スパッタリングには、ターゲット表面を清浄化す
るために最低３０分程度のプリスパッタリングが必要で
ある。したがって従来のシャッタ機構を有するスパッタ
リング装置では、プリスパッタリングによって、表面酸
化膜や表面窒化膜による悪影響を抑制することが不可能
である。
るために最低３０分程度のプリスパッタリングが必要で
ある。したがって従来のシャッタ機構を有するスパッタ
リング装置では、プリスパッタリングによって、表面酸
化膜や表面窒化膜による悪影響を抑制することが不可能
である。
本発明は、上記の問題点を解決するために、スパッタリ
ング装置におけるシャッタ機構を改め、上記シャッタが
閉じた際には、基板電極に設置した基板の表面を、該基
板の側面も含めて包み込むように遮蔽できるシャッタを
設け、イオン化した雰囲気粒子が基板表面に到達しない
ようにしたものである。
ング装置におけるシャッタ機構を改め、上記シャッタが
閉じた際には、基板電極に設置した基板の表面を、該基
板の側面も含めて包み込むように遮蔽できるシャッタを
設け、イオン化した雰囲気粒子が基板表面に到達しない
ようにしたものである。
スパッタリング装置における従来のシャッタ機構は、シ
ャッタの開閉状態にかかわらず基板表面がプラズマを含
む雰囲気中に露出しているのに対し、本発明によるスパ
ッタリング装置のシャッタ機構は、ターゲットに対向し
て設けられた基板電極または該基板電極に接近して真空
槽の上部などに取付けられた側壁と、該側壁の下部開放
端を蔽うように設けたシャッタ部とからなり、上記シャ
ッタが閉じた状態において、プラズマを含む雰囲気から
上記基板を隔離し、プリスパッタリングの過程で基板表
面に酸化膜または窒化膜が形成されるのを防いだもので
ある。
ャッタの開閉状態にかかわらず基板表面がプラズマを含
む雰囲気中に露出しているのに対し、本発明によるスパ
ッタリング装置のシャッタ機構は、ターゲットに対向し
て設けられた基板電極または該基板電極に接近して真空
槽の上部などに取付けられた側壁と、該側壁の下部開放
端を蔽うように設けたシャッタ部とからなり、上記シャ
ッタが閉じた状態において、プラズマを含む雰囲気から
上記基板を隔離し、プリスパッタリングの過程で基板表
面に酸化膜または窒化膜が形成されるのを防いだもので
ある。
つぎに本発明の実施例を図面とともに説明する。
第１図は本発明によるスパッタリング装置の一実施例を
示す構成図、第２図は上記スパッタリング装置における
シャッタ機構を示す図で、（ａ）は下面図、（ｂ）は正
面図、第３図はシャッタの開閉状態を示す図で、（ａ）
は閉状態、（ｂ）は開状態、第４図はプリスパッタリン
グの過程におけるＳＬ基板表面の表面酸化膜の形成状態
を、従来装置と本発明による装置と比較した図、第５図
はＳｉ基板上に同一条件で形成したＴａ、Ｏ，を絶縁体
薄膜とするＭＩＳ型キャパシタの電流−電圧特性を従来
装置と本発明による装置と比較した図、第６図は作製し
たそれぞれのＭＩＳ型キャパシタの静電容量の周波数分
散を示す図、第７図は本発明の他の実施例を示す構成図
である。第１図において排気管を有する真空槽１内でタ
ーゲット電極２に設けたターゲット３に対向して基板電
極６を設け、該基板電極６に設置した基板５を包み込む
ようにして、シャッタ機構１１を直接上記基板電極６に
取付けている。上記シャッタ機構１１は第２図（ａ）お
よび（ｂ）に示すように、基板電極６に取付けられ基板
５の周囲を取巻く側壁１２を有し、ターゲット３に対向
する下方開放面は、第２図（ａ）の下面図に示すように
、開閉自在に可動する複数のブレード１３を備えたシャ
ッター１′ を構成している。第３図は上記シャッター
１′の開閉状態を示し、 （ａ）はシャッター１′ が
閉じた状態、（ｂ）はシャッター１′ が開いた状態を
示している。
示す構成図、第２図は上記スパッタリング装置における
シャッタ機構を示す図で、（ａ）は下面図、（ｂ）は正
面図、第３図はシャッタの開閉状態を示す図で、（ａ）
は閉状態、（ｂ）は開状態、第４図はプリスパッタリン
グの過程におけるＳＬ基板表面の表面酸化膜の形成状態
を、従来装置と本発明による装置と比較した図、第５図
はＳｉ基板上に同一条件で形成したＴａ、Ｏ，を絶縁体
薄膜とするＭＩＳ型キャパシタの電流−電圧特性を従来
装置と本発明による装置と比較した図、第６図は作製し
たそれぞれのＭＩＳ型キャパシタの静電容量の周波数分
散を示す図、第７図は本発明の他の実施例を示す構成図
である。第１図において排気管を有する真空槽１内でタ
ーゲット電極２に設けたターゲット３に対向して基板電
極６を設け、該基板電極６に設置した基板５を包み込む
ようにして、シャッタ機構１１を直接上記基板電極６に
取付けている。上記シャッタ機構１１は第２図（ａ）お
よび（ｂ）に示すように、基板電極６に取付けられ基板
５の周囲を取巻く側壁１２を有し、ターゲット３に対向
する下方開放面は、第２図（ａ）の下面図に示すように
、開閉自在に可動する複数のブレード１３を備えたシャ
ッター１′ を構成している。第３図は上記シャッター
１′の開閉状態を示し、 （ａ）はシャッター１′ が
閉じた状態、（ｂ）はシャッター１′ が開いた状態を
示している。
上記シャッター１’ を構成する各ブレード１３は、上
記シャッタ機構１１の側壁１２に内蔵されたマグネツカ
−“ トモータにより可動し、シャッター１′開いた状態△ では各ブレード１３がシャッタ機構１１の外側に開き。
記シャッタ機構１１の側壁１２に内蔵されたマグネツカ
−“ トモータにより可動し、シャッター１′開いた状態△ では各ブレード１３がシャッタ機構１１の外側に開き。
上記シャッタ機構１１の下面を開放する。またシャッタ
１１′ が閉じた状態では、各ブレード１３の一部が互
いに重なり合って、第３図（ａ）に示すようにシャッタ
機構１１の下面を閉じるから、上記基板５はシャッタ機
構１１の側壁１２および上記各ブレード１３からなるシ
ャッター１′ により、プラズマを含む雰囲気から包み
込むように遮断され、プリスパッタリングの過程で上記
基板５の表面に酸化膜または窒化膜が形成されるのを防
止する。
１１′ が閉じた状態では、各ブレード１３の一部が互
いに重なり合って、第３図（ａ）に示すようにシャッタ
機構１１の下面を閉じるから、上記基板５はシャッタ機
構１１の側壁１２および上記各ブレード１３からなるシ
ャッター１′ により、プラズマを含む雰囲気から包み
込むように遮断され、プリスパッタリングの過程で上記
基板５の表面に酸化膜または窒化膜が形成されるのを防
止する。
第４図は従来のスパッタリング装置と本実施例とにおい
て、プリスパッタリング過程で８１基板表面に形成され
る表面酸化膜の膜厚を、時間の経過にしたがい比較して
示した図である。従来装置による場合は曲線１４に示す
ように３０分のプリスパッタリングによって、表面酸化
膜が７人から２８人へと成長しているのに対し、本実施
例によるときは曲線１５に示すように３０分経過後も７
人と変化なく、基板を真空槽１の基板電極６に装填した
時点で基板５の表面に存在した自然酸化膜以上の表面酸
化膜の成長は認められなかった。
て、プリスパッタリング過程で８１基板表面に形成され
る表面酸化膜の膜厚を、時間の経過にしたがい比較して
示した図である。従来装置による場合は曲線１４に示す
ように３０分のプリスパッタリングによって、表面酸化
膜が７人から２８人へと成長しているのに対し、本実施
例によるときは曲線１５に示すように３０分経過後も７
人と変化なく、基板を真空槽１の基板電極６に装填した
時点で基板５の表面に存在した自然酸化膜以上の表面酸
化膜の成長は認められなかった。
上記結果から、従来のスパッタリング装置では不可能で
あったプリスパッタリング過程における基板表面の酸化
膜成長の防止が、上記シャッタ機構１１を備えた本実施
例によって可能になった。なお上記第４図は表面酸化膜
に対する効果を示すが、表面窒化膜の成長抑制について
も同様の効果を有することはいうまでもない。
あったプリスパッタリング過程における基板表面の酸化
膜成長の防止が、上記シャッタ機構１１を備えた本実施
例によって可能になった。なお上記第４図は表面酸化膜
に対する効果を示すが、表面窒化膜の成長抑制について
も同様の効果を有することはいうまでもない。
第５図は、同一の形成条件でＳｉ基板上に形成したＴａ
、Ｏｓを絶縁層とするＭＩＳ型キャパシタの電流−電圧
特性を、従来のスパッタリング装置と本実施例の装置と
で実施した場合について比較したものである０本実施例
によりプリスパッタリング過程の表面酸化膜の成長を抑
制した結果、曲線１６に示すように漏れ電流は８桁減少
し、絶縁破壊耐圧は１０倍以上に増大した。上記シャッ
タ機構１１を用いた本実施例により形成した薄膜の漏れ
電流の大きさは、半導体素子への適用基準を十分満足す
るものである。
、Ｏｓを絶縁層とするＭＩＳ型キャパシタの電流−電圧
特性を、従来のスパッタリング装置と本実施例の装置と
で実施した場合について比較したものである０本実施例
によりプリスパッタリング過程の表面酸化膜の成長を抑
制した結果、曲線１６に示すように漏れ電流は８桁減少
し、絶縁破壊耐圧は１０倍以上に増大した。上記シャッ
タ機構１１を用いた本実施例により形成した薄膜の漏れ
電流の大きさは、半導体素子への適用基準を十分満足す
るものである。
第６図は作製したそれぞれのＭＩＳ型キャパシタの静電
容量をＩＭＨｚにおけるＣ１ＭＨｚで規格化した規格化
容量の周波数分散を比較して示した図である。従来のス
パッタリング装置により形成した薄膜では、曲線１７に
示すように静電容量に顕著な周波数分散が認められ、薄
膜中に多数の欠陥が存在していることを示している。こ
れに対し、本実施例を用いて形成した薄膜では、曲線１
８に示すように静電容量に周波数分散が認められず、欠
陥が少ない高品質の絶縁体薄膜が得られている。また、
従来のスパッタリング装置により作製した薄膜の誘電損
失は６％であるのに対し、本実施例を用いて作製した薄
膜の誘電損失は０．１％以下と非常に小さく、この点か
らも高品質の薄膜が得られることがわかる。
容量をＩＭＨｚにおけるＣ１ＭＨｚで規格化した規格化
容量の周波数分散を比較して示した図である。従来のス
パッタリング装置により形成した薄膜では、曲線１７に
示すように静電容量に顕著な周波数分散が認められ、薄
膜中に多数の欠陥が存在していることを示している。こ
れに対し、本実施例を用いて形成した薄膜では、曲線１
８に示すように静電容量に周波数分散が認められず、欠
陥が少ない高品質の絶縁体薄膜が得られている。また、
従来のスパッタリング装置により作製した薄膜の誘電損
失は６％であるのに対し、本実施例を用いて作製した薄
膜の誘電損失は０．１％以下と非常に小さく、この点か
らも高品質の薄膜が得られることがわかる。
上記の結果から明らかなように、上記のシャッタ機構１
１を用いた本発明のスパッタリング装置により、プリス
パッタリング過程におけるＳｉ基板表面の酸化膜の成長
を防止した結果、漏れ電流が低く、絶縁耐圧が高く、誘
電損失が小さい高品質の絶縁体薄膜をＳｉ基板上に形成
することが可能になった。
１を用いた本発明のスパッタリング装置により、プリス
パッタリング過程におけるＳｉ基板表面の酸化膜の成長
を防止した結果、漏れ電流が低く、絶縁耐圧が高く、誘
電損失が小さい高品質の絶縁体薄膜をＳｉ基板上に形成
することが可能になった。
なお、上記第５図、第６図には、Ｓｉ基板表面に形成し
たＴａ、Ｏｓを絶縁体薄膜とするＭＩＳキャパシタの特
性によって、上記シャッタ機構を有する本発明のスパッ
タリング装置の効果を説明したが、ＧａＡｓなとの他の
半導体基板表面に形成する場合や、窒化物の絶縁体薄膜
を形成する場合についても、同様の効果が得られること
はいうまでもない。
たＴａ、Ｏｓを絶縁体薄膜とするＭＩＳキャパシタの特
性によって、上記シャッタ機構を有する本発明のスパッ
タリング装置の効果を説明したが、ＧａＡｓなとの他の
半導体基板表面に形成する場合や、窒化物の絶縁体薄膜
を形成する場合についても、同様の効果が得られること
はいうまでもない。
第７図は本発明によるスパッタリング装置の他の実施例
を示す部分断面した構成図である０本実施例においては
、シャッタ機構１９の側壁２０が真空槽１の基板電極６
の近傍に、基板電極６を取巻くように取付けられ、上記
側壁２０の下部開放面には。
を示す部分断面した構成図である０本実施例においては
、シャッタ機構１９の側壁２０が真空槽１の基板電極６
の近傍に、基板電極６を取巻くように取付けられ、上記
側壁２０の下部開放面には。
上記実施例と同様に複数のブレードよりなるシャッタ２
１がターゲット３に対向して設けられている。
１がターゲット３に対向して設けられている。
したがってシャッタ２１を閉じた状態では、上記シャッ
タ機構１９の側壁２０とシャッタ２１とにより、基板５
を設置した基板電極６全体を包み込むように遮蔽するこ
とになり、プリスパッタリング過程においてプラズマを
発生させても、シャッタ２１を閉じた状態では基板５の
表面がプラズマを含む雰囲気中にさらされることがなく
、上記実施例と同様に基板表面に酸化膜または窒化膜が
形成されることがない。
タ機構１９の側壁２０とシャッタ２１とにより、基板５
を設置した基板電極６全体を包み込むように遮蔽するこ
とになり、プリスパッタリング過程においてプラズマを
発生させても、シャッタ２１を閉じた状態では基板５の
表面がプラズマを含む雰囲気中にさらされることがなく
、上記実施例と同様に基板表面に酸化膜または窒化膜が
形成されることがない。
上記のように本発明によるスパッタリング装置は、シャ
ッタ機構を有するスパッタリング装置において、上記シ
ャッタ機構を閉じた際に、基板電極に設置した基板の表
面を包み込むように遮蔽できるシャッタ機構のシャッタ
を、上記スパッタリング装置のターゲットに対向して設
けたことにより、プリスパッタリングの過程で上記シャ
ッタを閉じれば、上記基板はプラズマを含む雰囲気から
隔離されるため、ＳｉやＧａＡｓなとの半導体基板表面
に表面酸化膜や表面窒化膜が成長するのを防止でき、高
品質の絶縁体薄膜を上記半導体基板の表面に形成するこ
とが可能である。
ッタ機構を有するスパッタリング装置において、上記シ
ャッタ機構を閉じた際に、基板電極に設置した基板の表
面を包み込むように遮蔽できるシャッタ機構のシャッタ
を、上記スパッタリング装置のターゲットに対向して設
けたことにより、プリスパッタリングの過程で上記シャ
ッタを閉じれば、上記基板はプラズマを含む雰囲気から
隔離されるため、ＳｉやＧａＡｓなとの半導体基板表面
に表面酸化膜や表面窒化膜が成長するのを防止でき、高
品質の絶縁体薄膜を上記半導体基板の表面に形成するこ
とが可能である。
第１図は本発明によるスパッタリング装置の一実施例を
示す構成図、第２図は上記スパッタリング装置における
シャッタ機構を示す図で、（ａ）は下面図、（ｂ）は正
面図、第３図はシャッタの開閉状態を示す図で、（ａ）
は閉状態、（ｂ）は開状態、第４図はプリスパッタリン
グの過程におけるＳｉ基板表面の表面酸化膜の形成状態
を示す図、第５図は８１基板上に同一条件で形成したＴ
ａ、Ｏ，を絶縁体薄膜とするＭＩＳ型キャパシタの電流
−電圧特性を示す図、第６図は作製したそれぞれのＭＩ
Ｓ型キャパシタの静電容量の周波数分散を示す図、第７
図は本発明の他の実施例を示す部分断面した構成図、第
８図は従来のスパッタリング装置の構成図、第９図は従
来装置におけるプリスパッタリング過程の表面酸化膜形
成状態を示す図、第１０図は形成したＴａ、Ｏ，薄膜を
絶縁体薄膜とするＭＩＳ型キャパシタの断面図、第１１
図は上記ＭＩＳ型キャパシタの電流電圧特性を示す図で
ある。 ３・・・ターゲット ５・・・基板６・・・基板
電極 １１．１９・・・シャッタ機構１１’、
２１・・・シャッタ 特許出願人 日本電信電話株式会社 代理人弁理士 中 村 純之助 ＪＰ１図 ＋１：１９：＞“憤搗 才２図 ′ｊＰ″３図 （。）（ｂ） ；？４ 図 プリズノぐ・、りｌルグ８４藺 （分）１Ｆ５図 １Ｐ８図 プリスｌぐ９タリ〉ブ時間（４Ｐ） １’ＩＯ図
示す構成図、第２図は上記スパッタリング装置における
シャッタ機構を示す図で、（ａ）は下面図、（ｂ）は正
面図、第３図はシャッタの開閉状態を示す図で、（ａ）
は閉状態、（ｂ）は開状態、第４図はプリスパッタリン
グの過程におけるＳｉ基板表面の表面酸化膜の形成状態
を示す図、第５図は８１基板上に同一条件で形成したＴ
ａ、Ｏ，を絶縁体薄膜とするＭＩＳ型キャパシタの電流
−電圧特性を示す図、第６図は作製したそれぞれのＭＩ
Ｓ型キャパシタの静電容量の周波数分散を示す図、第７
図は本発明の他の実施例を示す部分断面した構成図、第
８図は従来のスパッタリング装置の構成図、第９図は従
来装置におけるプリスパッタリング過程の表面酸化膜形
成状態を示す図、第１０図は形成したＴａ、Ｏ，薄膜を
絶縁体薄膜とするＭＩＳ型キャパシタの断面図、第１１
図は上記ＭＩＳ型キャパシタの電流電圧特性を示す図で
ある。 ３・・・ターゲット ５・・・基板６・・・基板
電極 １１．１９・・・シャッタ機構１１’、
２１・・・シャッタ 特許出願人 日本電信電話株式会社 代理人弁理士 中 村 純之助 ＪＰ１図 ＋１：１９：＞“憤搗 才２図 ′ｊＰ″３図 （。）（ｂ） ；？４ 図 プリズノぐ・、りｌルグ８４藺 （分）１Ｆ５図 １Ｐ８図 プリスｌぐ９タリ〉ブ時間（４Ｐ） １’ＩＯ図
Claims (2)
- （１）シャッタ機構を有するスパッタリング装置におい
て、上記シャッタ機構を閉じた際に、基板電極に設置し
た基板の表面を、包み込むように遮蔽できるシャッタ機
構のシャッタを、上記スパッタリング装置のターゲット
に対向して設けたことを特徴とするスパッタリング装置
。 - （２）上記シャッタ機構は、上記基板電極に直接取付け
られるか、または上記基板電極の近傍に取付けられてい
ることを特徴とする特許請求の範囲第１項に記載したス
パッタリング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7674385A JPS61235558A (ja) | 1985-04-12 | 1985-04-12 | スパツタリング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7674385A JPS61235558A (ja) | 1985-04-12 | 1985-04-12 | スパツタリング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61235558A true JPS61235558A (ja) | 1986-10-20 |
| JPH021229B2 JPH021229B2 (ja) | 1990-01-10 |
Family
ID=13614082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7674385A Granted JPS61235558A (ja) | 1985-04-12 | 1985-04-12 | スパツタリング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61235558A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470329B2 (en) * | 2003-08-12 | 2008-12-30 | University Of Maryland | Method and system for nanoscale plasma processing of objects |
| US20110198033A1 (en) * | 2010-02-16 | 2011-08-18 | Canon Anelva Corporation | Shutter device and vacuum processing apparatus |
| WO2025047785A1 (ja) * | 2023-08-31 | 2025-03-06 | 株式会社アルバック | シャッター装置及び成膜装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5665981A (en) * | 1979-11-02 | 1981-06-04 | Hitachi Ltd | Sputtering device |
-
1985
- 1985-04-12 JP JP7674385A patent/JPS61235558A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5665981A (en) * | 1979-11-02 | 1981-06-04 | Hitachi Ltd | Sputtering device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470329B2 (en) * | 2003-08-12 | 2008-12-30 | University Of Maryland | Method and system for nanoscale plasma processing of objects |
| US20110198033A1 (en) * | 2010-02-16 | 2011-08-18 | Canon Anelva Corporation | Shutter device and vacuum processing apparatus |
| WO2025047785A1 (ja) * | 2023-08-31 | 2025-03-06 | 株式会社アルバック | シャッター装置及び成膜装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021229B2 (ja) | 1990-01-10 |
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