JPS6123898B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は一般にはアナログ・デジタル変換器、
特にアナログ入力信号を４ビツトのデジタル出力
に復号するための量子化器回路網にかゝわり、そ
の際幾つかの量子化器が多くの出力ビツトを与え
るために用いられる。 一般に、アナログ・デジタル変換器は、それぞ
れの比較回路に印加される組合せでの２^N-1電圧
基準レベルに副分割されるアナログ基準信号を利
用している。電圧レベルは、電圧、Ｑ、量子化レ
ベルによつて分けられる。比較器はそのアナログ
入力信号を基準信号に対して比較し、もしもその
入力レベルが基準以上であれば、論理“１”を発
生する。もしもその入力信号が基準以下であれ
ば、比較器回路網が論理“０”の出力信号を与え
る。比較器回路網の出力信号は符号化器出力でデ
ジタル数を形成する復号化器に供給される。デジ
タル数は各量子化レベルに対して１つゞつ発生さ
れる。各数の出力での最下位ビツト（LSB）は量
子化レベル増分Ｑに相当する。ほとんどのＡ／Ｄ
符号化器構成において、比較器は決定的要素であ
つて、実際に、高速性や高性能の達成を妨げる制
限因子となる。 個々の比較器回路網内で行われる比較のプロセ
スは、通常は、双安定回路要素によつて実施され
る。アナログからデジタルへの変換は、双安定回
路が引続くデジタル回路の雑音マージンと適合す
る値にまでその出力を再生するまでは完了しな
い。これは、符号化速度の極限が“１”或は
“０”状態を経て到達する百分率の出力状態に到
る比較器出力に対する再生時間によつて設定され
ることを意味している。この再生時間は入力アナ
ログ標本の推計学的性質、符号化器内における比
較回路の回路特性、そして再生ではなく不確定さ
についての所望の確率に依存している。 比較回路における再生サイクルが完了されない
ならば、不確定な比較器出力に取付けられている
デジタル回路にエラーを発生させることが可能で
ある。デジタルエラーは、もしも１つ以上の回路
が不確定な比較器出力に接続されているとして発
生するもので、異なるデジタル回路がこの非デジ
タル（アナログ）不確定出力に対して別々に応動
するので、回路通路の各々は信号を別々に解読す
ることになる。かくして、エラーが出力符号に生
ずることになる。 従つて、本発明の目的はアナログ入力電圧をデ
ジタル２進４ビツト語に符号化するための高速量
子化回路を提供するにある。 本発明の別な目的は、並列、直列或は直並列組
合せで相互接続される複数の４ビツト・アナロ
グ・デジタル変換器（量子化器）を利用した多ビ
ツト・アナログ・デジタル変換器回路を提供する
にある。 本発明の更に別な目的は高インピーダンス、低
入力キヤパシタンスを有し、しかも同一性能を有
するＡ−Ｄ変換器よりも消費電力の少なくてする
量子化器を提供するにある。 本発明の更に別な目的は可変の符号化速度を有
する量子化器を提供するにある。 本発明の更に別な目的は最小の再生時間と伝播
遅延とを有する量子化器を提供するにある。 本発明の更に別な目的は個々の入力増幅器のバ
イアス電流にて生ずるバウ（bow）エラーに対す
るバイアス補償を提供するにある。 前述の目的に従つて、本発明によるＮビツト・
アナログ・デジタル変換器は個々の基準閾値電圧
を有する複数の２^N差動増幅器に連結された電圧
分割器入力回路網を含んでいる。各差動増幅器は
その閾値レベルが越えられた場合には常に出力信
号を与える。バイアス補償回路網は電圧分割回路
網に接続されていてその差動増幅器への全バイア
ス電流を検知し、そして差動増幅器への全バイア
ス電流を効果的に打消すためにほぼ等しくかつ反
対の電流を与える。差動増幅器回路網は差動増幅
器に応答して循環符号を発生する複数のラツチ
（latch）回路網に選択的に接続されている。ラツ
チ回路網はその循環符号をＮビツト２進符号に復
号するために複数の論理ゲートに選択的に接続さ
れている。更に、その論理回路網は標準の論理レ
ベルで多重出力を与える複数の出力レベルシフト
兼データ・ラツチ回路網に選択的に接続されてい
る。 特に第１図を参照して、本発明の好ましき実施
例による４ビツト・アナログ・デジタル変換器を
利用したアナログ・デジタル変換器１０（以下、
量子化器回路網と呼ぶ）が記述される。入力回路
網１１はレーダ受信器の如き信号源からのアナロ
グ入力信号を受信する。入力回路網１１はアナロ
グ入力信号と引続くラツチング機能との間でイン
ターフエースを与える、後で詳しく記述される、
16の同一な増幅器を含んでいる。入力回路網１１
のインターフエース機能は電圧利得、過励振制
限、レベルシフトおよび同相成分除去を与える。
入力回路網１１の性能はＡ−Ｄ変換器の分解能お
よび入力応答時間を決定する。 入力回路網１１の出力端子は、９つのラツチ回
路網とラツチ駆動回路網とを含んでいる第１のレ
ベル復号回路網１２の入力端子に接続されてい
る。第１のレベル復号回路網１２は入力回路網１
１からの出力信号を９ビツト循環符号に復号しそ
してラツチすなわち保持する。９ビツト中間符号
の利用により、２進符号への引続く復号化を効果
的に簡単化する。第１のレベル復号回路網１２内
におけるラツチ回路網の回路構成は最小の再生時
定数を有しているので、８ビツト分解能が300メ
ガ・標本秒Ａ／Ｄ符号化率において与えられる。 第１のレベル復号回路網１２の出力端子は第２
のレベル復号回路網１３の入力端子に接続されて
いて、回路網１３は遅延ゲート・アンドゲート、
複数のＹゲートおよび複数の排他的論理和ゲート
を含んでいる。第２のレベル復号回路網１３は第
１のレベル復号回路網１２にて発生された９ビツ
ト中間符号を要請された４ビツト２進符号に変換
する。更に、回路網１３は、また、位置ビツトを
表わしている出力信号を与える。 第２のレベル復号回路網１３の出力端子は、第
２のレベル復号化器からの入力信号をラツチして
そして出力データ有効時間を延長させる出力回路
網１４の入力端子に接続されている。 入力回路網１１を一層詳細に参照するに、入力
端子２０ａおよび２０ｂはアナログ入力信号を受
信して、それらを差動電圧分割器回路網２１とそ
して入力増幅器回路網２４における第１の差動増
幅器２４ａとに与える。電圧分割器回路網２１は
直列に接続されている整合された抵抗器２２ａ〜
２２ｐから成る第１の回路網と、直列に接続され
ている整合された抵抗器２３ａ〜２３ｐから成る
第２の回路網とを含んでいる。第１の差動入力端
子２０ａは抵抗器２２ａの第１の端子と第１の差
動増幅器２４ａの第１の入力端子とに接続されて
いる。 第１の回路網２２の第２の抵抗器２２ｂの第１
の端子は第２の差動増幅器２４ｂの第１の入力端
子に接続されている。同様にして、抵抗器２２ｃ
〜２２ｐの第１の端子は第３番目から第16番目の
差動増幅器２４ｃ〜２４ｐの第１の入力端子にそ
れぞれ接続されている。 第２の差動入力端子２０ｂは抵抗器２３ａの第
１の端子と第１の差動増幅器２４ａの第２の入力
端子とに接続されている。第２の抵抗器２３ｂの
第１の端子は第２の差動増幅器２４ｂの第２の入
力端子に接続されている。同様にして、第３番目
〜第16番目の抵抗器２３ｃ〜２３ｐの第１の端子
は第３番目〜第16番目の差動増幅器２４ｃ〜２４
ｐの第２の入力端子にそれぞれ接続されている。 300MHzの高い動作速度を達成するには、更に
別な差動入力端子が入力回路網２１の設定時間を
最小にするのに使用される必要がある。かくし
て、第２および第３の組合せにある差動入力端子
が増幅器回路網２４に与えられている。第２の対
にある差動入力端子の第１の入力端子２０ｃは、
整合された抵抗器２２ｈおよび２２ｉの接続部と
そして差動増幅器２４ｉの第１の入力端子とに接
続されている。第２の対にある第２の入力端子２
０ｄは整合された抵抗器２３ｈおよび２３ｉの接
続部とそして入力増幅器２４ｉの第２の入力端子
とに接続されている。第３の対にある差動入力端
子の第１の入力端子２０ｅは抵抗器２２ｐの第２
の端子に接続されており、他方、第２の入力端子
２０ｆは抵抗器２３ｐの第２の端子に接続されて
いる。 差動入力対２０ｂ，ｄおよびｆの第２の、すな
わち、負の入力端子には異なる基準電圧が供給さ
れ、他方、同一のアナログ信号が差動入力対にあ
る３つの初めの、すなわち、正の入力端子に供給
される。異なつた端子対に対して異なる基準電圧
を印加し、そして同じアナログ入力信号を印加す
ることは、入力インダクタンスを下げると同時に
抵抗回路網２２および２３の設定時間を減少させ
ている。更に、第１および第２の抵抗回路網２２
および２３内における個々の抵抗器における抵抗
値公差の累積的影響は効果的に下げられる。 第２図を参照して、基準回路網の等価回路が記
述される。抵抗回路網２２および２３は第２図の
等価回路にて表わされる。抵抗回路網２２および
２３に存在する“バウ”エラー電圧は両回路網２
２および２３内における整合された抵抗器を利用
することによつて除去される。２つの抵抗回路網
２２および２３内において整合されている抵抗器
は差動増幅器２４ａ〜２４ｐへの入力バイアス電
流を均等に配分することにより、“バウ”エラー
を打消している。 図に示されている一般的等価回路の解析におい
て、“バウ”エラー電圧は除去できることが示さ
れる。その等価回路は２つの電圧Ｖ_OおよびＶ_N間
に接続された複数の等しい抵抗器で構成されてい
る。２つの抵抗器の各交点には電流Ｉが供給され
る。もしも、ＭがＶ_OにおいてＭ＝０で始まるタ
ツプ番号を表わすとすると、直列接続された抵抗
器上でのいづれかのタツプにおける電圧は次式に
て示される。 上式の一番右側にある２つの項は直線電圧分割
項である。カツコ内における大きな項は“バウ”
エラー項である。入力端子は差動入力信号を受信
するので、各増幅器は、その特定の入力基準電圧
とその特定の入力信号電圧との間での差であるそ
こに印加される差電圧を有している。電圧Ｖ_Nお
よびＶ_Oは、基準電圧をそれぞれの入力増幅器２
４ａ〜２４ｐに供給する基準の抵抗回路網のＮ点
に印加される。差動増幅器２４ａ〜２４ｐの入力
端子への各電流Ｉは同一であつてＶ_O＝Ｖ_N＝Ｖ_io
であり、上式でのＶ_oは抵抗回路網２２の正の入
力端子に接続される。各増幅器は第１および第２
の抵抗回路網２２および２３におけるそれぞれの
抵抗器からの差電圧を受けるので、“バウ”エラ
ーは以下に示される如く打消される。 Ｖ_M（＋）＝RI〔バウ・エラー〕＋Ｖ_io Ｖ_M（−）＝RI〔バウ・エラー〕 ＋Ｍ／Ｎ（Ｖ_N−Ｖ_O）＋Ｖ_O Ｖ_M（＋）−Ｖ_M（−）＝Ｖ_io −Ｍ／Ｎ（Ｖ_N−Ｖ_O）＋Ｖ_O “バウ”エラーの打消しは両抵抗回路網２２お
よび２３における抵抗器のパラメータのすべての
整合公差によつて制限される。 再び第１図を参照するに、アナログ入力回路網
１１は、更に、差動増幅器２４ａ〜２４ｐのバイ
アス感知端子に接続されている第１および第２の
電流反射回路網２５ａおよび２５ｐから成るバイ
アス電流補償回路網を含んでいる。回路網２５ａ
および２５ｂは、同じバイアス電流が入力増幅器
２４ａ〜２４ｐの各々に与えられるようにバイア
ス補償を与える。電流反射回路網２５ａは正の入
力バイアス電流を感知してそして本質的に等しく
かつ反対の電流を増幅器２４ａ〜２４ｐに与え
て、それにより正味バイアス電流を打消す。又、
その電流反射回路網２５ｂは負の入力バイアス電
流を感知して、同様にして、反対の電流を差動増
幅器に与える。 電流反射回路網２５ａおよび２５ｂと、そして
入力増幅器２４ａ〜２４ｂとについては、第３図
を参照して以下詳細に記述される。 第１の型式のバイアス回路網２６ａが増幅器２
４ａ〜２４ｄの第１のバイアス端子に接続されて
いる。回路網２６ａは異なるバイアス電流を増幅
器に選択的に与えることによつて量子化器の動作
速度を決定する。回路網２６ａによつて与えられ
る電流が低い程、量子化器の動作速度は低下す
る。逆に、その電流が大きい程、量子化器の速度
は早くなる。バイアス回路網２６ａは第４図を参
照して詳述される。 回路網２６ａと同一である第２のバイアス回路
網２６ｐは差動増幅器２４ｅ〜２４ｈの第１のバ
イアス端子に接続されている。回路網２６ａと同
一である第３のバイアス回路網２６ｃが差動増幅
器２４ｉ〜２４ｌの第１のバイアス端子に接続さ
れており、そして回路網２６ａに類似である第４
のバイアス回路網２６ｄが差動増幅器２４ｍ〜２
４ｐの第１のバイアス端子に接続されている。 第２の型式のバイアス回路網２７ａが差動増幅
器２４ａ〜２４ｈの第２のバイアス端子に接続さ
れている。回路網２７ａは、差動増幅器２４ａ〜
２４ｈに対して、その増幅器の論理零出力レベル
を設定するのに必要なバイアス電圧を与える。第
２のバイアス回路網２７ｂが差動増幅器２４ｉ〜
２４ｐの第２のバイアス端子に接続されている。
第５図において、第２の型式のバイアス回路網２
７ａが詳細に記述されよう。 さて、第１のレベル復号回路網１２を参照する
に、そこに含まれているラツチ回路網は差動増幅
器２４ａ〜２４ｐからの出力信号に応答して９ビ
ツト循環符号を発生する。ラツチ回路網は、本質
的には、高および低電流切換区間を有する双安定
回路である。示されている如く、ラツチ回路網の
幾つかは、それらの閾値を越えてないそれぞれの
増幅器に応答した第１の出力状態を有している。
第１の増幅器の閾値が越えられる場合には、第１
の出力状態から第２の出力状態への第１の転移が
ある。又、第２の増幅器の閾値が越えられる場合
には第２の出力状態から第１の出力状態への第２
の転移がある。かくして、１つのラツチは従来技
術でのＡ−Ｄ変換器における２つのラツチング機
能を組合せる。ラツチ回路網３１ａ−ｄ、そして
３２ａ−ｃは上述の如く動作する。 ラツチ回路網３０および３３はそれらそれぞれ
の差動増幅器からの入力信号に応答した唯１の転
移を有している。 差動増幅器２４ａの出力端子は第１の型式のラ
ツチ回路網３０の入力端子に接続されている。ラ
ツチ回路網３０は差動増幅器２４ａの閾値が越え
られない場合には論理“０”の出力信号を与える
が、その閾値が越えられた場合には論理“１”を
与える。ラツチ回路網３０の回路については、第
１０図に関連して詳述される。 第２の差動増幅器２４ｂの出力端子は、第２の
型式のラツチ回路網３１ａの第１の入力端子に接
続されている。第10番目の差動増幅器２４ｊの出
力端子はラツチ回路網３１ａの第２の入力端子に
接続されている。ラツチ回路網３１ａは、初め
に、増幅器２４ｂおよび２４ｊの閾値レベルを越
えないアナログ入力信号に応答して論理“０”の
出力信号を与える。増幅器２４ｊの閾値が越えら
れた場合のラツチ回路網３１ａは論理“１”の出
力信号を与える。それで、増幅器２４ｂの閾値が
越えられた場合、そのラツチ回路網は論理“０”
の出力信号を与える。ラツチ回路網３１ａの詳細
については第８図に関連して説明されよう。 第３の増幅器回路網２４ｃはラツチ回路網３２
ａの第１の入力端子に接続されている。第11番目
の増幅器２４ｋはラツチ回路網３２ａの第２の入
力端子に接続されている。ラツチ回路網３２ａの
動作は前に簡単に記述した回路網３１ａの動作に
類似している。かくして、２つの出力状態が差動
増幅器２４ｃおよび２４ｋの状態に応答して与え
られる。ラツチ回路網３１ａと３２ａとの間にお
ける主な動作上の相違はその出力レベルである。
構造的に付加的な成分がレベルシフトされた出力
信号を与えるために利用されている。ラツチ回路
網３２ａの概略回路図は第９図に示されている。 第４番目の増幅器２４ｄは第２のラツチ回路網
３１ｂの第１の入力端子に接続されている。第12
番目の増幅器２４ｅの出力端子は、ラツチ回路網
３１ａと同一のラツチ回路網３１ｂの第２の入力
端子に接続されている。 第９番目の増幅器回路網２４ｉは第５番目のラ
ツチ回路網３３の入力端子に接続されている。回
路網３３の構造および機能はラツチ回路網３０の
ものと類似である。ラツチ回路網３０の詳細説明
は第７図を参照して行われる。 第５番目の増幅器回路網２４ｅは第６番目のラ
ツチ回路網３２ｂの第１の入力端子に接続されて
いる。第13番目の増幅器２４ｍはラツチ回路網３
２ａと同一のラツチ回路網３２ｂの第２の入力端
子に接続されている。 第６番目の増幅器回路網２４ｆは第７番目のラ
ツチ回路網３１ｃの第１の入力端子に接続されて
いる。第14番目の増幅器２４ｎはラツチ回路網３
１ａと同一のラツチ回路網３１ｃの第２の入力端
子に接続されている。 第７番目の増幅器回路網２４ｇは第８番目のラ
ツチ回路網３２ｂの第１の入力端子に接続されて
いる。第15番目の増幅器２４ｏはラツチ回路網３
２ａと同一のラツチ回路網３２ｂの第２の入力端
子に接続されている。 第８番目の増幅器２４ｈは第９番目のラツチ回
路網３１ｄの第１の入力端子に接続されている。
第16番目の増幅器２４ｐはラツチ回路網３１ａと
同一のラツチ回路網３１ｄの第２の入力端子に接
続されている。 非ラツチクロツク（ULC）バツフア回路網３
５はタイミング信号源３４からのラツチ信号およ
び非ラツチ信号を受信する。バツフア３５の第１
の出力端子は非ラツチ駆動回路網３７の入力端子
に接続されている。非ラツチ駆動回路網３７の、
LTと指定されている第１の出力端子はラツチ回
路網の制御端子に接続されている。非ラツチ回路
網３７の、と指定されている第２の出力端子
はラツチ回路網の制御端子に接続されている。 Ｕと指定されているラツチ回路網３０の第１の
出力端子は遅延ゲート４０の入力端子とアンドゲ
ート４１の第１の入力端子とに接続されている。
Ｌと指定されているラツチ回路網３０の第２の出
力端子は、第１、第２および第３のＹゲート４２
ａ，４２ｂおよび４２ｃのＹと指定されている第
１の入力端子に接続されている。 第２のラツチ回路網３１ａの出力端子は第１の
Ｙ回路網４２ａのＵと指定されている第３の入力
端子に接続されている。 第３のラツチ回路網３２ａの出力端子は第３の
Ｙゲート４２ｃのＬと指定されている第２の端子
と、そして第１の排他的論理和論理ゲート４３ａ
の第２の入力端子とに接続されている。第４のラ
ツチ回路網３１ｂは第１の排他的論理和論理ゲー
ト４３ａの第１の入力端子に接続されている。 第５番目のラツチ回路網３３のＵと指定されて
いる第１の出力端子は第３のＹ論理ゲート42cの
Ｕと指定されている第１の入力端子に接続されて
いる。ラツチ回路網３３のＬと指定されている第
２の出力端子はアンド論理ゲート４１のＬと指定
されている第２の端子に接続されている。ラツチ
回路網３３の第２の出力端子は、また、Ｙ論理ゲ
ート４２ａおよび４２ｂのＬと指定されている第
２の端子に接続されている。第６番目のラツチ回
路網３２ｂの第１の出力端子は第２のＹ論理ゲー
ト４２ｂのＵと指定されている第１の入力端子
と、そして第２の排他的論理和論理ゲート４３ｂ
のＵと指定されている第１の入力端子とに接続さ
れている。ラツチ回路網３２ｂのＬと指定されて
いる第２の出力端子は第３の排他的論理和論理ゲ
ート４３ｃのＬと指定されている第２の入力端子
に接続されている。 第７番目のラツチ回路網３１ｃの出力端子は排
他的論理和論理ゲート４３ｃのＵと指定されてい
る第１の入力端子に接続されている。 第８番目のラツチ回路網３２ｃの出力端子は第
２および第４の排他的論理和論理ゲート４３ｂお
よび４３ｄのＬと指定された第２の入力端子に接
続されている。第９番目のラツチ回路網３１ｄの
出力端子は第４番目の排他的論理和論理ゲート４
３ｄのＵと指定されている第１の入力端子に接続
されている。 論理ゲート４１，４２ａ〜ｃおよび４３ａ〜ｄ
について以下詳細に述べる。 第１のＹゲート４２ａ、第１、第３および第４
番目の排他的論理和論理ゲート４３ａ，４３ｃお
よび４３ｄの出力端子はワイヤード・オア論理構
成で一諸に接続されていてそして最下位出力ビツ
ト２^０を与える。 第３のＹ論理ゲート４２ｃおよび第２番目の排
他的論理和論理ゲート４３ｂの出力端子は、ワイ
ヤード・オア構成で一諸に接続され、そして次の
最下位ビツト２^１を与える。 第２のＹ論理ゲート４２ｂの出力端子は最下位
の次の順位のビツト２^２を与える。アンド論理ゲ
ート４１の出力端子は最上位ビツト（MSB）２
^３を与える。ゲート４０はラツチ回路網３０の出
力状態に対する単一段遅延を与えて、他の論理ゲ
ートの段遅延を整合させる。ゲート４０は量子化
器の位置ビツト出力を与えるが、その量子化器は
幾つかの量子化器が組合せで使用される場合およ
びその量子化器の容量が越えられる場合にはいつ
でも利用される。そこで、ゲート４０は論理
“１”の出力状態を与える。ゲート４０はオプシ
ヨンであつて、もしも単一の量子化器が４ビツ
ト・アナログ・デジタル変換器として使用される
とすると必らずしも使用されない。 第２の復号回路網１３の論理レベルをモトロー
ラ社10KシリーズのECL回路を駆動するのに必要
とされるような出力レベルにマツチングさせるの
に、４６ａ〜４６ｅのような出力状態がゲート回
路網１３に接続されている。出力回路網は標準の
MECL10K型回路インターフエースを達成させる
のに必要とするレベルシフトを与える。出力論理
“揺れ（Swing）”は各種の出力段或は回路網内に
おける内部駆動回路によつて制御される。回路網
１４は第２のレベル復号回路網１３からの出力信
号についてのデータ・ラツチングを与える。すな
わち、回路網１４からの出力信号は入力信号より
も大きな期間を有している。更に、各出力段は複
数の同一の出力端子を与え、それら端子は独立の
外部的ワイヤード・オア相互接続の使用を可能に
する。かゝる相互接続の例は、第１９図において
示されているような５ビツトＡ／Ｄ変換器を形成
するのに４ビツト量子化器を利用する場合であ
る。 第１図による量子化器すなわちアナログ・デジ
タル変換器回路の動作が第１図および後で示され
る表１を参照して説明される。ラツチ回路網内に
おける円で囲んだ数字はその表上におけるラツチ
番号に相当する。1.5V、0Vおよび−1.5Vのよう
な異なる基準レベルの電圧が３つの基準入力端子
２０ｂ，２０ｄおよび２０ｆにそれぞれ印加さ
れ、それら基準電圧は個々の差動増幅器２４ａ〜
２４ｐに対して基準レベルを設定する。入力基準
端子に印加される基準レベル電圧の最小範囲は製
造技術によつて制限され、現在のところでは130
×10^-3Vである。入力端子２０ａ，２０ｃおよび
２０ｅは一諸に接続されておりそして共通のアナ
ログ入力信号を受信する。２つの直列抵抗回路網
２２および２３は第２図に関連して前に述べられ
た“バウ”エラーを修正する。電流反射回路網２
５ａおよび２５ｂは入力増幅器２４ａ〜２４ｐの
電流需要を感知することによつてバイアス補償を
与え、そして全入力電流をほとんど打消す電流を
与える。 説明のために、アナログ入力電圧は−1.5V
で、時間と共に＋1.5Vへと除々に増加するもの
と仮定する。初めに、増幅器２４ａ〜２４ｐの閾
値は越えられてないので、増幅器は第１のレベル
復号回路網１２におけるラツチ回路網に出力信号
を与えない。ラツチ回路網１２はクロツク信号を
受信し、そして第２のレベル復号回路網１３での
論理ゲートに対して論理“０”の出力信号を与
え、又、回路網１３も論理“０”の出力信号を与
える。かくして、−1.5Vのアナログ入力信号は
“０”の論理状態に対応する。 入力電圧が基準電圧よりも一層正になるにつれ
て、増幅器２４ｐは出力信号をラツチ回路網３１
ｄに与える。ラツチ回路網３１ｄからの論理
“１”としての出力信号は排他的論理和ゲート４
３ｄに供給される。ゲート４３ｄはこゝで状態を
変えそして論理“１”の出力を与える。ゲート４
６ｅはゲート４３ｄおよび駆動回路網４８からの
クロツク信号に応答して、時間において延長され
た論理“１”の出力を与える。表１は閾値２と指
定されたラインにおける出力信号を例示してい
る。 同様に、増幅器２４ｏの閾値が越えられるにつ
れて、ラツチ回路網３２ｃは排他的論理和ゲート
４３ｂおよび４３ｄに対して論理“１”の出力を
与える。 アナログ入力電圧が更に増大するにつれて、２
の増幅器２４ｏの閾値も越えられ、そして信号を
ラツチ回路網３２ｃに与える。こゝで、ラツチ回
路網３２ｃは論理“１”の出力を排他的論理和ゲ
ート４３ｂおよび４３ｄに与える。ゲート４３ｄ
は“０”の出力を出力段４６ｅに与えることによ
つて応動する。ゲート４３ｂは論理“１”の出力
を出力段４６ｄに与える。表１はそれらの結果を
例示している。 入力電圧により、別な差動増幅器の閾値が越え
られると、それによつて論理“１”の出力状態が
与えられる。ラツチ回路網は適当な論理“１”も
しくは“０”の出力信号を論理ゲートに与えるこ
とによつて応動する。 ラツチ回路網は第１のレベル復号機能としての
循環符号を発生するものである。かゝる中間符号
の利用は全体的に回路を簡単化し、従来技術での
アナログ・デジタル変換器におけるよりもはるか
に少ないラツチ回路網で良い。大部分のアナロ
グ・デジタル変換器では、アナログ信号を４ビツ
トのデジタル出力信号に復号するのに16個のラツ
チ回路網を必要とする。前述の論議から明らかな
如く、本発明では４ビツトの出力信号を与えるの
に９個のラツチ回路網でその目的を達成する。

【表】 特に第３図を参照するに、そこには差動入力増
幅器２４ａと電流反射回路網２５ａが示されてい
る。電流反射回路網は第１、第２および第３のト
ランジスタ５０，５１および５２を含み、そのう
ちの第１および第２のトランジスタ５０および５
１はそれらのベース電極において一諸に接続され
ている。トランジスタ５０および５１は、また、
それらのエミツタ電極においても一諸に接続され
ている。トランジスタ５０のコレクタ電極はトラ
ンジスタ５２のベース電極に接続されている。ダ
イオード構成にあるトランジスタ５１のコレクタ
電極はトランジスタ５２のエミツタ電極に接続さ
れている。トランジスタ５０のエミツタ電極はシ
ヨツトキーダイオード５５のカソード電極に接続
されていて、そのダイオード５５のアノードは基
準電圧に接続されている。トランジスタ５２のコ
レクタ電極は入力端子５４に接続されている。 電流反射回路網２５ｂは電流反射回路網２５ａ
と同一であるので、その詳細については説明しな
い。 こゝでは差動入力増幅器２４ａについて詳述す
る。差動アナログ信号が、正および負と指定され
ている入力端子５６ａおよび５６ｂにそれぞれ印
加される。正の入力端子５６ａは入力エミツタ・
ホロワ・トランジスタ５７のベース電極に接続さ
れている。トランジスタ５７のエミツタ電極は１
対の差動トランジスタのうちの第１のトランジス
タ５８のベース電極に接続されている。更に、ト
ランジスタ５７のエミツタ電極は電流源トランジ
スタ６０のコレクタ電極にも接続されている。ト
ランジスタ６０のベース電極はバイアス回路網に
接続される。抵抗器６１はトランジスタ６０のエ
ミツタ電極を接地電位すなわち−5Vの基準レベ
ル電圧に接続している。 トランジスタ５７のコレクタ電極は信号分離ト
ランジスタ６２のエミツタ電極に接続されてい
る。トランジスタ６２のベース電極はバイアス補
償回路網２５ａからのバイアス電流を受ける。ト
ランジスタ６２のコレクタ電極は出力エミツタ・
ホロワ・トランジスタ６３のエミツタ電極に接続
されている。トランジスタ６２のコレクタ電極は
また差動出力端子対のうちの出力端子６４ｂにも
接続されている。トランジスタ６３のベース電極
は抵抗器６５の第１の端子に接続されている。抵
抗器６５の第２の端子はダイオード６６のカソー
ド電極に接続されている。ダイオード６６のアノ
ードは＋5Vのようなバイアス電圧に接続されて
いる。トランジスタ６３のコレクタ電極は正のバ
イアス電圧に直かに接続されている。 第２の入力端子５６ｂは入力エミツタ・ホロ
ワ・トランジスタ６７のベース電極に接続されて
いる。トランジスタ６７のエミツタ電極は対にあ
る差動トランジスタ５８および５９の第２のトラ
ンジスタ５９のベース電極に接続されている。ト
ランジスタ６７のエミツタ電極はまた電流源トラ
ンジスタ６８のコレクタ電極にも接続されてい
る。トランジスタ６８のベース電極はバイアス回
路網２６ａに通じている。トランジスタ６８のエ
ミツタ電極は抵抗器６９を介して基準レベル電圧
に通じている。 トランジスタ６７のコレクタ電極は信号分離ト
ランジスタ７２のエミツタ電極に接続されてい
る。トランジスタ７２のベース電極は電流反射回
路網２５ｂに接続されている。トランジスタ７２
のコレクタ電極は出力エミツク・ホロワ・トラン
ジスタ７３のエミツタ電極に接続されている。ト
ランジスタ７２のコレクタ電極はまた差動出力端
子６４ａとして引き出されている。トランジスタ
７３のベース電極はトランジスタ５９のコレクタ
電極とそしてバイアス用抵抗器７４の第１の端子
とに接続されている。抵抗器７４の第２の端子は
ダイオード６６のカソード電極に接続されてい
る。 整合された対にある差動トランジスタ５８およ
び５９のエミツタ電極は互いに接続されてそして
電流源トランジスタ７０のコレクタ電極に接続さ
れている。トランジスタ７０のエミツタ電極は抵
抗器７１を通して基準レベル電圧に通じている。
トランジスタ７０のベース電極はバイアス回路網
２７ａに通じている。 差動入力増幅器２４ｂ〜２４ｐは差動入力増幅
器２４ａと同一であるので詳細な説明は省略す
る。 こゝでは、差動入力増幅器２４ａと電流反射回
路網２５ａおよび２５ｂとの動作について、第３
図を参照して説明されよう。 バイアス電圧はバイアス回路網２６ａによつて
トランジスタ６０および６８のベース電極に印加
される。トランジスタ６０および６８は、抵抗器
６１および６９と共に、定電流源を形成する。一
定電流がトランジスタ５７のエミツタ電極からト
ランジスタ６０のコレクタ電極へと流れ、僅かの
電流がトランジスタ５８へと流れる。トランジス
タ６２はトランジスタ６０への定電流とそしてト
ランジスタ５８への小さな電流とを与える。トラ
ンジスタ６２のベースは電流反射回路網２５ａの
端子５３に接続されており、回路網２５ａは基準
レベル電圧を与えると共にトランジスタ６２のベ
ースに流れ込む電流を検知する。トランジスタ６
２のベースに流れる電流に比較してはるかに大き
な電流がトランジスタ６２のコレクタ電極からエ
ミツタ電極へと流れる。このコレクタ電流はトラ
ンジスタ６３のエミツタから取り出されるが、そ
れはトランジスタ６３のコレクタを通して、且つ
終局的には基準レベル電圧から供給される。 差動増幅器の右側にある直列回路網は前述の直
列回路網の反射像回路であるので、詳細には説明
しない。 正および負の入力信号がレベル・シフト・トラ
ンジスタ５７および６７のベース電極にそれぞれ
供給される。トランジスタ５７および６７は差動
トランジスタ対５８および５９のベース電極に対
する入力インピーダンスを減少させる。定電流
は、トランジスタ７０を介して差動トランジスタ
対５８および５９のエミツタ電極から引き出され
る。定電流はトランジスタ５８および５９で分流
されるが、各トランジスタを通しての電流量はト
ランジスタ５８および５９のベース電極上におけ
る電圧の差に比例する。この定電流は抵抗器６５
および７４を経て引き出され、そしてトランジス
タ５８および５９のコレクタ電極へと流れる。抵
抗器６５および７４を介して流れる電流は、その
入力電圧に比例してトランジスタ６３および７３
のベース電極に印加される差電圧を発生する。ト
ランジスタ６３および７３はレベルシフトとイン
ピーダンス低減とを与える。トランジスタ６３お
よび７３からの合成出力信号はラツチ回路網１４
に供給される。出力信号の電圧範囲は約＋3.3V
〜＋3.0Vである。 特に、電流反射回路網２５ａの動作に注目する
に、増幅器２４ａ〜２４ｐにおけるトランジスタ
６２のベース電極は端子５３を通して電流を受け
ている。初めに、電流はトランジスタ５２のベー
ス電極を介して引き出されるが、それはトランジ
スタ５２のコレクタに電流を流させ、引続きトラ
ンジスタ５１を駆動する。トランジスタ５０のベ
ース電極とトランジスタ５１のコレクタ電極とは
一諸に接続されているので、トランジスタ５０に
はペース・エミツタ電圧降下が生ずる。従つて、
トランジスタ５０および５１のコレクタ電流は等
しい。端子５３および５４から流れ出る電流は、
誤差１％以下で、１／β^２倍だけ異なつている。
端子５４から流れ出す電流は、すべての入力増幅
器内のトランジスタ６７で、そして他方の電流反
射回路網２５ｂから流れ出す電流はトランジスタ
５７で、それぞれ総合される。入力増幅器の動作
についての説明からも良く解る如く、トランジス
タ６２および５７のコレクタを通して流れる電流
はほゞ等しいので、ベース電流も同様に等しいこ
とになる。故に、入力増幅器への入力電流は電流
反射回路網からの電流を総合することにより補償
される。電流反射回路網２５ｂは動作的に２５ａ
と類似なので詳細な説明を省略する。 こゝでは第４図を参照して、バイアス回路網２
６ａが記述される。トランジスタ８０のコレクタ
電極は接地電位に接続されている。トランジスタ
８０のベースには抵抗回路網が設けられていて、
そのベース電極と基準レベルとの間における抵抗
値が低ければ低い程、トランジスタ８０への電流
が大きくなり、その動作速度を早める。制御回路
網図示されていない回路網がスイツチ８４ａ，ｂ
およびｃを選択的に制御する。 トランジスタ８０のエミツタ電極はダイオード
構成にあるトランジスタ８５のコレクタ電極と、
そしてトランジスタ８６のベース電極とに接続さ
れている。トランジスタ８６のコレクタ電極は抵
抗器８１ａ，８１ｂおよび８１ｃの接続点に接続
されている。トランジスタ８６のエミツタ電極は
抵抗器８７の第１の端子に接続されている。抵抗
器８７の第２の端子はトランジスタ８８のコレク
タ電極に接続されている。トランジスタ８５のエ
ミツタ電極は直かに出力端子となると同時に抵抗
器８９を介してダイオード構成のトランジスタ８
８のコレクタ電極に接続されている。トランジス
タ８８のエミツタ電極は−5.2Vの如きバイアス
電圧に通じている。 こゝでは、バイアス回路網２６ａの動作が第４
図を参照して記述される。 バイアス回路網２６ａは、その出力に、入力差
動増幅器２４ａ〜２４ｐでの電流の大きさを制御
する電圧を発生する。かくして、このバイアス回
路はそれら増幅器の出力電圧を制御する。トラン
ジスタ８８は、３図での電流源トランジスタ６０
および６８に生ずるベース・エミツタ・電圧にお
ける変化を、温度および処理公差の関数として補
償する。トランジスタ８６および８０は低利得の
負帰還電圧源を形成するべく接続されている。負
帰還源の出力は低い出力インピーダンスを与える
トランジスタ８０のエミツタ電極が基準となる。
トランジスタ８６は、出力電圧を制御しそしてそ
の出力インピーダンスを更に低下させるべくトラ
ンジスタ８０のエミツタからの負帰還を与える変
成エミツタ接地反転増幅器である。その源の出力
電圧は、抵抗器８７に対する抵抗器８１の比、３
つのベース・エミツタ接合（トランジスタ８８，
８６および８０）を横切つた電圧降下および負の
供給電圧（−5.2V）によつて制御される。出力
電圧はダイオード構成のトランジスタ８５にてレ
ベル・シフトされ、そして抵抗器８９にて制御さ
れた電流でもつてバイアスされる。この回路の出
力電圧は−5.2Vよりも約1.35Vだけ正にあるよう
に設定されるので、その出力は−3.85V位にな
る。 こゝでは、特に第５図を参照して、バイアス回
路網２７ａが簡単に記述される。バイアス回路網
２６ａおよび２７ａの回路構成は、回路網２７ａ
が唯１つの抵抗器８１を持つていることを除い
て、同じである。それ故、第５図の回路に対して
は同じ参照数字が適用されている。２つの回路網
２６ａおよび２７ａ間における差はその出力電圧
のレベルである。 第５図によるバイアス回路網２７ａの動作はバ
イアス回路網２６ａの動作と同じであるので、第
４図に関連した説明を想起されたい。 こゝでは、第６図を参照して、バツフア回路網
３５と非ラツチ駆動回路網３７とが記述される。
特に、バツフア回路網３５では、対にある差動ト
ランジスタ１００ａおよび１００ｂのベース電極
がクロツク回路網からのクロツク信号を受ける。
トランジスタ１００ａおよび１００ｂのエミツタ
電極は一諸に接続されてそしてトランジスタ１０
１のコレクタ電極に接続されている。トランジス
タ１０１のベースはバイアス回路網４７に通じて
いる。トランジスタ１０１のエミツタ電極は抵抗
器１０２を介して−5.2Vのようなバイアス電圧
に通じている。 特に、非ラツチ駆動回路網を参照するに、入力
トランジスタ１０３ａおよび１０３ｂのエミツタ
電極はトランジスタ１００ａおよび１００ｂのコ
レクタ電極にそれぞれ接続されている。トランジ
スタ１０３ａおよび１０３ｂのベース電極は接地
されている。トランジスタ１０３ａのコレクタ電
極は抵抗器１０４を介してシヨツトキ・ダイオー
ド１０６のカソード電極に接続されている。トラ
ンジスタ１０３ｂのコレクタ電極は抵抗器１０５
を介してダイオード１０６のカソード電極に接続
されている。ダイオード１０６のアノード電極は
トランジスタ１０７のエミツタ・電極と、そして
約3.4Vのバイアス電圧D₂を与える出力端子とに
接続されている。トランジスタ１０７のコレクタ
電極とベース電極とは一諸に接続されて、そして
トランジスタ１０８のエミツタ電極に接続されて
いる。トランジスタ１０８のエミツタ電極は、ま
た、約4.2Vのバイアス電圧D₁を与える出力端子
に通じている。トランジスタ１０８のコレクタ電
極とベース電極とは一諸に接続されて、そして＋
5Vのようなバイアス電圧に通じている。 トランジスタ１０３ａのコレクタ電極はデユア
ル・エミツタ・トランジスタ１０９のベース電極
に接続されている。トランジスタ１０９のコレク
タ電極は＋5Vに通じている。トランジスタ１０
９の第１および第２のエミツタ電極は引き下げ用
抵抗器１１０および１１１をそれぞれ通して接地
されている。トランジスタ１０９の第１および第
２のエミツタは、また、非ラツチ信号LTをラツ
チ回路網に与える出力端子として使用される。 トランジスタ１０３ｂのコレクタ電極はデユア
ル・エミツタ・トランジスタ１１２のベース電極
に接続されている。トランジスタ１１２のコレク
タ電極は＋5Vにあつて、その第１および第２の
エミツタ電極は引き下げ用抵抗器１１３および１
１４をそれぞれ通して接地されている。トランジ
スタ１１２の第１および第２のエミツタ電極は、
また、ラツチ・クロツク信号LTをラツチ回路網
に与える第２の組合せにある出力端子として使用
される。 バツフア回路網３５および非ラツチ・クロツク
回路網３７の動作が第６図を参照して記述され
る。 トランジスタ１０１は、信号源３４からそのト
ランジスタに印加される入力信号に依存して、ト
ランジスタ１００ａかもしくは１００ｂのいづれ
かを通して流れる切換電流を発生する。トランジ
スタ１００ａのベース電極に信号が入ると、切換
電流がそのトランジスタを通して流れる。もしも
信号がトランジスタ１００ｂに印加されると、電
流がそのトランジスタを流れることになる。 ULCバツフア回路網３５および非ラツチ駆動
回路網３７の機能は、標準のECL回路レベルす
なわち−0.82V〜−1.7Vにおいて、外部電源34か
らのULC信号を受け、その信号を適当なレベル
に変換し、そして第１のレベル復号回路網１２内
でのラツチ回路網を駆動するのに必要なインピー
ダンスを与えることにある。 切換電流はトランジスタ１００ａおよび１００
ｂ間で切換わるので、電流はトランジスタ１０３
ａおよび１０３ｂの間でもそれぞれに切換えられ
る。電流がトランジスタ１０３ａを通して流れる
と、抵抗器１０４に電圧降下が生じ、それがトラ
ンジスタ１０９における出力信号を制御す
る。かくして、もしも、切換電流がトランジスタ
１０３ａを通して流れるならば、トランジスタ１
０９の出力レベルはトランジスタ１１２の出力レ
ベル以下となる。逆に、もしも、切換電流がトラ
ンジスタ１０３ｂを通して流れるとすると、トラ
ンジスタ１１２は、トランジスタ１０９の出力信
号よりも低いLT１とそしてLT２とを与える。ト
ランジスタ１０９および１１２はエミツタ・ホロ
ワであつて、それは容量性負荷であるラツチ回路
網を駆動しながら高い動作速度を維持するために
必要な回路分離を与える。 トランジスタ１０８は＋5V以下の１つのダイ
オード降下であるバイアス電圧を与える。トラン
ジスタ１０７は＋5Vのバイアス電圧以下の２つ
のダイオード降下であるバイアス電圧をえる。 出力信号LT１，LT２，１および２の電
圧レベルは、高い状態で約2.1Vそして低い状態
で約1.8Vである。 かくして、トランジスタ１００ａに対する論理
１の入力信号は、信号ULCの電圧レベルに関し
てレベル・シフトされたトランジスタ１１２から
の論理１の出力信号を生じさせることが解る。同
様にして、トランジスタ１００ｂに対する論理０
の信号は、信号に関してレベル・シフトさ
れたトランジスタ１０９からの論理０の出力信号
となる。 さて、こゝでは、ラツチ回路網３３が第７図を
参照して記述される。カスコード分離段１２０
は、約4.2Vのバイアス電圧D₁に接続されている
第１および第２のベース結合されたトランジスタ
１２０ａおよび１２０ｂを含んでいる。トランジ
スタ１２０ａのコレクタは負荷抵抗器１２１を通
して＋5Vに通じている。トランジスタ１２０ｂ
のコレクタ電極は負荷抵抗器１２２を通して＋
5Vに通じている。トランジスタ１２０ａおよび
１２０ｂのエミツタ電極は差動電流切換部１２３
のコレクタ電極に接続されている。差動電流切換
部１２３は第１および第２のトランジスタ１２３
ａおよび１２３ｂを含み、それらトランジスタの
エミツタ電極は一緒に接続されてそして差動電流
切換部１２４の第１のトランジスタ１２４ａのコ
レクタ電極に接続されている。トランジスタ１２
３ａのベース電極はＡと指定されている第１の入
力端子に通じ、そしてトランジスタ１２３ｂのベ
ース電極はＢと指定されている第２の入力端子に
通じている。 差動電流切換段１２４は、それらのエミツタ電
極が一諸に接続されている第１および第２のトラ
ンジスタ１２４ａおよび１２４ｂを含んでいる。
それらのエミツタ電極は、又、こゝではトランジ
スタ１２５として示されている電流源に接続され
ている。トランジスタ１２５のエミツタ電極は抵
抗器１２６を通して−2Vのようなバイアス電圧
に通じている。トランジスタ１２５のベース電極
は接地されている。トランジスタ１２４ａおよび
１２４ｂのベース電極は非ラツチ駆動回路網から
のラツチタイミング信号を受ける。トランジスタ
１２４ｂはLTと指定された信号を受信し、他
方、トランジスタ１２４ａは信号を受信す
る。差動電流切換段１２４はタイミング信号に応
答してトランジスタ１２４ａと１２４ｂとの間で
の電流を切換える。 ラツチ回路網３３は、第１および第２のトラン
ジスタ１２７ａおよび１２７ｂを持つた差動再生
電流切換段１２７を含み、それらトランジスタの
エミツタ電極は一諸に接続されてそしてトランジ
スタ１２４ｂのコレクタ電極に接続されている。
トランジスタ１２７ａのコレクタ電極は抵抗器１
２２を通して＋5Vのバイアス電圧に通じてい
る。トランジスタ１２７ｂのコレクタ電極は抵抗
器１２１を通して＋5Vに通じている。トランジ
スタ１２７ａのベース電極は出力エミツタ・ホロ
ワ・トランジスタ１２８のエミツタ電極に接続さ
れている。トランジスタ１２７ｂのベースス電極
は第２のエミツタ・ホロワ・トランジスタ１２９
のエミツタ電極に接続されている。 トランジスタ１２８のベースおよびコレクタ電
極はバイアス抵抗器１２１を横切つて接続されて
いて、そしてそのコレクタ電極は＋5Vに直かに
通じている。エミツタ・ホロワ・トランジスタ１
２９のベースおよびコレクタ電極はバイアス抵抗
器１２２を横切つて接続されていて、そしてその
コレクタ電極が＋5Vに直かに通じている。 トランジスタ１２７ａのベース電極は、また、
レベル・シフト機能を与えるダイオード構成のト
ランジスタ１３０のコレクタ電極に接続されてい
る。トランジスタ１３０のエミツタ電極はバイア
ス用抵抗器１３１を通して接地されている。トラ
ンジスタ１３０のコレクタ電極は、又、Ｕと指定
されている１対の高レベル出力端子のうちのＡと
指定されている第１の出力端子に通じている。ダ
イオード構成にあるトランジスタ１３０のエミツ
タ電極は、分離抵抗器１３７ａを介して、１対の
出力端子のうちのＡと指定されている第１の端子
に通じている。その出力端子はＬと指定されてい
る低レベル出力信号を与える。トランジスタ１３
０のエミツタ電極は引き下げ用抵抗器１３１を介
して接地されている。第２のダイオード構成にあ
るレベル・シフト用トランジスタ１３３のコレク
タ電極はトランジスタ１２７ｂのベース電極に接
続されている。トランジスタ１３３のコレクタ電
極は、また、抵抗器１３５を介して、１対の高レ
ベル出力端子のうちのＢと指定されている第２の
出力端子にも接続されている。トランジスタ１３
３のエミツタ電極は引き下げ用抵抗器１３４を介
して接地されている。トランジスタ１３３のエミ
ツタ電極は、また、出力抵抗器１３７ｂを介し
て、１対の低レベル出力端子のうちのＢと指定さ
れている第２の出力端子にも通じている。 さてこゝでは第７図によるラツチ回路網３３の
動作が記述される。 電流源トランジスタ１２５と抵抗器１２６とに
よつて発生される電流はトランジスタ１２４ａお
よび１２４ｂで形成される差動電流切換回路のエ
ミツタ接続点に印加される。信号が“１”す
なわち高い状態にあるとすると、トランジスタ１
２４ａはトランジスタ１２３ａおよび１２３ｂに
よつて形成される差動入力増幅器のエミツタ・接
続部へと電流を向けさせる。かくして、差動増幅
器が駆動される。トランジスタ１２３ａおよび１
２３ｂの差動出力電流は、入力端子（第１図の増
幅器２４ｉからの単線入力）ＡおよびＢでのそれ
らの入力電圧における差に比例する。差動出力電
圧は接続点ＸおよびＺを通して縦続の分離トラン
ジスタ１２０ａおよび１２０ｂのエミツタ電極に
それぞれ印加される。接続部ＸおよびＺはすべて
の基本的ラツチ回路網構成に対する差動電流入力
接続部であることに注意を要する。差動入力電流
はトランジスタ１２０ａおよび１２０ｂを介して
流れ、そして抵抗器１２１および１２２へと供給
され、そこで差動電圧に変換される。この動作モ
ードにおいて、ラツチ回路網は入力の差動状態を
追跡する出力信号を与える。出力信号は出力エミ
ツタ・ホロワ・トランジスタ１２８および１２９
によつて発生される。トランジスタ１２８および
１２９はインピーダンス変換（高い状態から低い
状態へ）とレベル・シフト機能とを与える。２つ
の出力共通モード電圧帯域が与えられる。第１の
出力信号は、分離抵抗器１３２および１３５を経
て、トランジスタ１２８および１２９のエミツタ
電極から与えられる。第２の出力信号は、ダイオ
ード構成にあるトランジスタ１３０および１３３
での１つのダイオード降下電圧によりレベル・シ
フトされ、そして分離抵抗器１３７ａおよび１３
７ｂを経て与えられる。 ラツチング機能はLTおよび入力の極性を反
転、すなわち、LTを高すなわち“１”の状態に
おくことによつて得られる。この状態においてト
ランジスタ１２５にて発生される電流はトランジ
スタ１２７ａおよび１２７ｂにより形成される差
動増幅器のエミツタ電極へと流れる。差動増幅器
１２７の入力および出力信号は正帰還条件が生ず
るようにトランジスタ１２８および１２９に供給
される。その出力信号は、双安定の状態すなわち
単に“１”もしくは“０”の論理状態で安定して
いる。換言するに、それはバイアス電流が１つの
トランジスタ或は別なものを通して切換えられた
場合に対応している。もしも、入力信号が差動増
幅器転移機能の中点或は平衡点近くで印加される
とすると、その信号が最終的に“１”もしくは
“０”の状態にラツチされる迄、指数関数的再生
が生ずることになる。再生的な指数関数的応答の
時定数は再生時定数と呼ばれている。再生とは、
アナログ入力信号がデイスクリートなデジタル出
力符号へと積極的に量子化されるプロセスのこと
である。差動再生電流切換トランジスタ１２７ａ
および１２７ｂは出力段としての同じ正味の電流
を制御し、かくして、そのラツチングモードでは
同じ出力信号レベルが生ずる。 さて、第７ａ、第８、第９および第１０図での
ラツチ回路網を参照するに、前述の回路のものと
同じもしくは類似の機能を有する構成要素には第
７図の要素に付されたのと同一の参照数字が与え
られている。 特に第８図を参照して、ラツチ回路網３１ａの
回路が詳細に記述されよう。カスコード分離段１
２０は、第１および第２のトランジスタ１２０ａ
および１２０ｂを含み、それらのベース電極は一
諸に接続されて、そして約4.2Vのバイアス電圧
D₁に通じている。トランジスタ１２０ａおよび
１２０ｂのコレクタ電極は負荷抵抗器１２１およ
び１２２を通して＋5Vのバイアス電圧に通じて
いる。トランジスタ１２０ａおよび１２０ｂのエ
ミツタ電極は、差動電流切換機能を与えるトラン
ジスタ１２３ａおよび１２３ｂのコレクタ電極に
それぞれ接続されている。トランジスタ１２０ａ
および１２０ｂのエミツタ電極は、また、第２の
差動電流切換機能を与える第１および第２のトラ
ンジスタ１４０ａおよび１４０ｂのコレクタ電極
にも接続されている。トランジスタ１４０ａおよ
び１４０ｂのベース電極はI₁と指定されている第
１の制御信号を受信する入力端子ＡおよびＢにそ
れぞれ接続されている。 トランジスタ１２０ａのエミツタ電極は、ま
た、遅延整合用トランジスタ１４１のコレクタ電
極にも接続されている。トランジスタ１４１のベ
ース電極はバイアス電圧に接続されそしてそのエ
ミツタ電極は差動電流切換段１４２の第１のトラ
ンジスタであるトランジスタ１４２ａのコレクタ
電極に接続されている。差動電流切換トランジス
タ１２３ａおよび１２３ｂのエミツタ電極は一諸
に接続されてそして第２の差動電流切換トランジ
スタ１４２ｂのコレクタ電極に接続されている。
第２の差動電流切換トランジスタ１４０ａおよび
１４０ｂのエミツタ電極は一諸に接続されてそし
て第３の差動電流切換段１４２の第３のトランジ
スタ１４２ｃのコレクタ電極に接続されている。 差動トランジスタ１２３ａおよび１２３ｂのベ
ース電極はＡおよびＢと指定されている入力端子
にそれぞれ接続されていて、I₂と指定されている
第２の入力信号を受信する。 トランジスタ１４２ａ，１４２ｂおよび１４２
ｃのベース電極は一諸に接続されてそしてLTと
指定されている制御端子に通じている。トランジ
スタ１４２ａのエミツタ電極は３エミツタ電極ト
ランジスタ１４２ｄの第１のエミツタ電極に接続
されている。トランジスタ１４２ｂおよび１４２
ｃのエミツタ電極はトランジスタ１４２ｄの第２
および第３のエミツタ電極にそれぞれ接続されて
いる。トランジスタ１４２ｄの第１のエミツタ電
極は電流源トランジスタ１２５ａのコレクタ電極
に接続されている。トランジスタ１４２ｄの第２
そして第３のエミツタ電極は第２および第３の電
流源トランジスタ１２５ｂおよび１２５ｃのコレ
クタ電極にそれぞれ接続されている。電流源トラ
ンジスタ１２５ａ〜１２５ｃのエミツタ電極はバ
イアス用抵抗器１２６ａ，１２６ｂおよび１２６
ｃを通して−2Vに通じている。トランジスタ１
２５ａ〜１２５ｃのベース電極は直かに接地され
ている。 差動再生電流切換段１２７はトランジスタ１２
７ａおよび１２７ｂを含み、それらのエミツタ電
極は一諸に接続されてそしてトランジスタ１４２
ｄのコレクタ電極に接続されている。トランジス
タ１２７ａおよび１２７ｂのコレクタ電極は負荷
抵抗器１２２および１２１を通して＋5Vにそれ
ぞれ接続されている。 出力エミツタ・ホロワ・トランジスタ１２８の
コレクタ電極は＋5Vに直かに通じており、他
方、そのベース電極は負荷抵抗器１２１を介して
＋5Vに通じている。トランジスタ１２８のエミ
ツタ電極はトランジスタ１２７ａのベース電極
と、更に抵抗器１３１を介して接地電位とに接続
されている。トランジスタ１２８のエミツタ電極
は、更に、抵抗器１３２を介して、１対の出力端
子のうちのＡと指定されている第１の出力端子に
通じている。第２の出力エミツタ・ホロワ・トラ
ンジスタ１２９のコレクタ電極は＋5Vに直かに
通じそしてそのベース電極は抵抗器１２２を介し
て＋5Vに接続されている。トランジスタ１２９
のエミツタ電極はトランジスタ１２７ｂのベース
電極と、そして抵抗器１３４を通して接地電位と
に接続されている。トランジスタ１２９のエミツ
タ電極はまたＢと指定されている第２の出力端子
にも接続されている。 トランジスタ１４２ｄのベース電極はキヤパシ
タンス補償用トランジスタ１４３のベース電極と
エミツタ電極とに接続されている。トランジスタ
１４２ｄのベース電極は、更に、と指定され
ている第２の制御電極に接続されている。トラン
ジスタ１４３のコレクタ電極は遅延整合トランジ
スタ１４１のエミツタ電極に接続されている。 第８図によるラツチ回路網の動作については、
第８図自体および第７ａ図を参照して記述され
る。 電圧源はトランジスタ１４０ａおよび１２３
ａへの１つの入力電圧を表わしている。トランジ
スタ１４０ａおよび１４０ｂは１つの差動増幅器
を形成しており、そしてトランジスタ１２３ａお
よび１２３ｂは別な差動増幅器を形成している。
電流源（トランジスタ）１２５ａは、トランジス
タ１４０ａおよび１４０ｂにより形成される作動
増幅器のエミツタ接続部からの電流を流す。ま
た、電流源（トランジスタ）１２５ｂは、トラン
ジスタ１２３ａおよび１２３ｂのエミツタ電流源
となる。電圧源は、接地電位とトランジスタ１
２３ｂのベース電極との間に接続されている。電
圧源は、トランジスタ１４０ｂのベース電極と
トランジスタ１２３ｂのベース電極との間に接続
されている正および負の端子を有する第２の入力
電圧を表わしている。第３の電流源１２５ｃはト
ランジスタ１２３ｂのコレクタとそしてトランジ
スタ１４０ａのコレクタとに接続されそして端子
Ｘに通じている。端子Ｚはトランジスタ１４０ｂ
のコレクタとそしてトランジスタ１２３ａのコレ
クタとに接続されている。第７ａ図の下側には真
理値表が示されていて、電圧１と３そして電圧１
と２の関係に対する端子ＸおよびＺにおける電流
レベルを示している。電流源１２５ａ，１２５ｂ
そして１２５ｃを公称電流I₀に等しく設定するこ
とにより、電圧１としては電圧３以下から電圧２
と３の和よりも大きく変わりその出力電流は初め
の零状態から差分的に切換わることがその真理値
表から解る。最初の状態において、出力電流Ｚは
I₀であり、そして出力電流Ｘは２×I₀である。次
の状態においては、出力電流Ｚは２×I₀であり、
そして端子Ｘにおける電流はI₀で、“１”状とな
る。最初の状態変化はその閾値が越えられると
き、つまり電圧１が電圧３より大きくなるときに
生ずる。第２の閾値が越えられるとき、すなわち
電圧１が電圧２＋３に等しくなるとき、その出力
差動電流は元の“０”状態に切換わつて、端子Ｚ
での電流はI₀、端子Ｘでの電流は２I₀である。こ
の差動電流振れは3/2I₀である共通モード電流レ
ベル近くで生ずることになる。 この回路において、カスコード分離トランジス
タ１２０ａおよび１２０ｂ、抵抗器１２１および
１２２、出力エミツタ・ホロワ・トランジスタ１
２８および１２９、そして再生差動増幅器トラン
ジスタ１２７ａおよび１２７ｂは単体の入力ラツ
チ回路網３３におけるそれぞれの対応部品と全く
同じに作動する。トランジスタ１２０ａのエミツ
タは接続点Ｘと見ることができ、そしてトランジ
スタ１２０ｂのエミツタは接続点Ｚと見ることが
できる。一諸に接続されているトランジスタ１２
７ａおよび１２７ｂのエミツタ接続部は接続点Ｗ
と見ることができる。これらのラツチ構成（例え
ば、接続点Ｘ，ＺおよびＷ以下）における回路は
互換性がある。単一入力ラツチ回路網は、ラツチ
回路網３１ａで示されている回路要素を取り、ラ
ツチ回路網３３の回路における接続点Ｘ，Ｚおよ
びＷ以下に示されている回路要素と入れ変えるこ
とによつてデユアル入力ラツチ回路網に変更する
ことができる。ラツチ回路網３１と３３との間に
おける別な相違としては、唯１つの出力が使用さ
れていること、又、レベル・シフト機能が与えら
れていないことである。それらラツチ回路網間に
おける出力レベルシフト差は、そうした出力に接
続されている引続く論理回路網に対して要求され
るような異なるレベル出力を与えるようにするこ
とを除いては、回路要素の基本的動作に影響する
ことはない。 第８図を再び参照するに、トランジスタ１２５
ａ，１２５ｂおよび１２５ｃ、抵抗器１２６ａ，
１２６ｂおよび１２６ｃは、−2Vの供給源で設定
される出力電流（I₀）を有する３つの同一でマツ
チングの取れた電流源を形成している。トランジ
スタ１４２ｄは、トランジスタ１２７ａおよび１
２７ｂの接続点Ｗすなわちエミツタ接続点に取付
けられる単体のコレクタ構造に流れ込む３つの切
換電流を加算する。LT信号が“１”すなわち高
い状態にある場合、トランジスタ１４２ａ，１４
２ｂそして１４２ｃは導通しており、そして各々
はまた電流I₀を前の回路要素のエミツタ接続点へ
と流す。かくして、トランジスタ１４２ｄは完全
に遮断されて、再生ラツチング差動増幅器への電
流は停止される。トランジスタ１４３はトランジ
スタ１４２ａのコレクタ・ベース接合キヤパシタ
ンスにて生ずる切換電圧過渡現象の結合を最小な
らしめるために用いられている。これは、入
力信号が上昇し、そしてLT入力信号が降下した
際に上昇時間の遅延が同様に生じ、トランジスタ
１４２ａおよびトランジスタ１４３のコレクター
ベース接合間のキヤパシタンスによる正味電流は
トランジスタ１４１のエミツタ接続点において実
質的に零となることにより達成される。これは、
そのラツチ構成で発生する１つのオフセツト源を
除去している。トランジスタ１４１は、第７ａ図
での電流源１２５ａと同様のトランジスタ１４２
ａからの電流I₀のためのカスコード電流源として
機能する。第７図および第８図の高および低レベ
ル差動増幅器は同様に機能する。ラツチ回路網３
１ａは、その差動電流揺れが3/2I₀の共通モード
電流オフセツト付近でI₀である、差動電流出力を
作り出す。 特に第９図を参照して、ラツチ回路網３２ａが
詳細に記述される。ラツチ回路網３２ａの概略回
路はラツチ回路網３１ａの回路と類似している
が、第９図での回路には付加的なレベル・シフト
用出力が与えられている。従つて、その付加的な
レベル・シフト用回路のみを詳述する。差動電流
再生切換トランジスタ１２７ａのベース電極はダ
イオード構成にあるトランジスタ１３０のコレク
タ電極に接続されている。トランジスタ１３０の
エミツタ電極は抵抗器１３１を介して接地されて
いる。トランジスタ１３０のエミツタ電極は、ま
た、１対の差動出力端子のうちのＡと指定されて
いる第１の出力端子にも通じている。ダイオード
構成のトランジスタ１３０は、ラツチ回路網１３
２ａが接続されている論理回路網で必要とされる
レベル・シフトを与える。 トランジスタ１２７ｂのベース電極はダイオー
ド構成のトランジスタ１３３のコレクタ電極に接
続されている。トランジスタ１３３のエミツタ電
極は抵抗器１３４を介して接地電位に、又、抵抗
器１３７を介してＢと指定されている第２の出力
端子に接続されている。 第９図による回路の動作は第８図の回路の動作
と同じであるので、これ以上の説明は省略する。 さてこゝでは第１０図に示されているラツチ回
路網３０が詳述される。ラツチ回路網３０は以下
において詳細に述べられる付加的回路を除いては
ラツチ回路網３３と同である。 ダイオード構成のトランジスタ１３０のエミツ
タ電極はレベル・シフトを与えるための第３のダ
イオード構成にあるトランジスタ１４５のコレク
タ電極に接続されている。トランジスタ１４５の
エミツタ電極は、こゝではトランジスタ１４６と
して例示されている出力引き下げ電流源のコレク
タ電極に接続されている。トランジスタ１４６の
エミツタ電極はバイアス用抵抗器１４７を介して
−2Vのバイアス電圧に通じている。トランジス
タ１４６のベース電極は直かに接地されている。
トランジスタ１４５のエミツタ電極は、また、Ｌ
と指定されている１対の差動出力端子のうちのＡ
と指定されている第１の出力端子に接続されてい
る。 第２のダイオード構成にあるトランジスタ１３
３のエミツタ電極は第４のダイオード構成にある
トランジスタ１４８のコレクタ電極に接続されて
いる。トランジスタ１４８のエミツタ電極は、こ
こではトランジスタ１４９として例示されている
第２の出力引き下げ電流源のコレクタ電極に接続
されている。トランジスタ１４９のエミツタ電極
はバイアス用抵抗器１５０を介して−2Vに通じ
ている。電流源１４９のベース電極は直かに接地
されている。 トランジスタ１４９のコレクタ電極は抵抗器１
３７を介してＢと指定されている第２の差動出力
端子に接続されている。 第１０図によるラツチ回路網の動作は第７、第
７ｃおよび第８図に示されているラツチ回路網の
動作と類似しているので、詳細な説明は省略す
る。 さてこゝでは遅延ゲート４０が第１１図を参照
して記述される。差動電流切換トランジスタ１５
５ａおよび１５５ｂはエミツタ電極で一諸に接続
されて、そしてこゝではトランジスタ１５６とし
て例示されている電流源のコレクタ電極に接続さ
れている。トランジスタ１５６のエミツタ電極は
抵抗器１５７を介して−2Vの如きバイアス電圧
に通じており、そのベース電極は直かに接地され
ている。 トランジスタ１５５ａおよび１５５ｂのコレク
タ電極はそれぞれの抵抗器１５８および１５９を
介して＋5Vに通じている。抵抗器１５８はトラ
ンジスタ１５５ａおよび１５５ｂにおける電力消
費をマツチングさせるための平衡用抵抗器であ
る。トランジスタ１５５ａおよび１５５ｂのベー
ス電極は、ＡおよびＢと指定されている第１およ
び第２の差動入力端子に通じている。トランジス
タ１５５ｂのコレクタ電極は、エミツタ・ホロ
ワ・トランジスタ１６０のベース電極に接続され
ている。トランジスタ１６０のコレクタ電極は＋
5Vに直かに接続され、そしてエミツタ電極は出
力端子となつている。 さてこゝでは第１１図に示されている回路につ
いての動作を説明する。遅延ゲート４０は論理機
能を行なわず、第２のレベル復号回路網１３にお
ける他の論理回路網についての伝播遅れを整合す
る時間遅延を単に与えるものである。差動入力は
対にある差動トランジスタ１５５ａおよび１５５
ｂに印加される。もしもトランジスタ１５５ａに
対する入力信号がトランジスタ１５５ｂへの入力
よりも正にあると、トランジスタ１５５ｂには電
流が流れず、従つて抵抗器１５９を横切つての電
圧降下は零である。そのため、トランジスタ１６
０は論理１の出力信号を与える。逆に、もしもト
ランジスタ１５５ｂへの入力信号が正であると、
抵抗器１５９に電流が流れ、その間に電圧降下を
生じさせる。そこで、トランジスタ１６０が論理
０の出力信号を与える。 さて第１２図を参照して、アンド・ゲート４１
が詳細に記述される。高レベル差動電流切換部１
６５は第１および第２のトランジスタ１６５ａお
よび１６５ｂを含んでおり、それらトランジスタ
のエミツタ電極は一諸に接続されている。トラン
ジスタ１６５ａおよび１６５ｂのベース電極は、
Ｕと指定されている高レベル入力差動端子の正お
よび負の入力端子に通じている。トランジスタ１
６５ａおよび１６５ｂのコレクタ電極は抵抗器１
６６および１６７を介して＋5Vに通じている。 低レベル差動電流切換部１６８は第１および第
２のトランジスタ１６８ａおよび１６８ｂを含
み、それらトランジスタのエミツタ電極は一諸に
接続されている。トランジスタ１６８ａおよび１
６８ｂのベース電極はＬと指定されている負およ
び正の低レベル入力端子にそれぞれ接続されてい
る。トランジスタ１６８ａのコレクタ電極は抵抗
器１６６を介して＋5Vに通じている。第２の差
動トランジスタ１６８ｂのコレクタ電極はトラン
ジスタ１６５ａおよび１６５ｂのエミツタ電極に
接続されている。トランジスタ１６８ａおよび１
６８ｂのエミツタ電極は電流源トランジスタ１６
９のコレクタ電極に接続されている。トランジス
タ１６９のエミツタ電極はバイアス用抵抗器１７
０を介して−2Vに通じており、そのベース電極
は接地されている。 エミツタ・ホロワとしてのトランジスタ１７１
のベース電極は抵抗器１６６を介して＋5Vに接
続されており、そのコレクタ電極は＋5Vに直か
に接続されている。更に、トランジスタ１７１の
エミツタ電極からは出力が得られる。 さて第１２図による回路網の動作を説明する。
アンドゲート４１は、論理式（３３Ｌ，３０）
に従つて、ラツチ回路網３０および３３の出力信
号を組合せることによつて本発明による４ビツト
量子化器の最上位（2³）出力ビツトを発生する。
トランジスタ１６９は、トランジスタ１６８ａ，
１６８ｂ，１６５ａおよび１６５ｂから成るカス
コード論理構成を通して流される切換電流を発生
する。入力端子Ａに論理１の信号が印加される
と、トランジスタ１６８ｂは導通し、そしてトラ
ンジスタ１６８ａは遮断する。電流はまたそこへ
の入力信号に依存してトランジスタ１６５ａかも
しくはトランジスタ１６５ｂのいづれかを通して
流れる。論理１の信号がトランジスタ１６５ｂに
印加され、そして論理０の信号がトランジスタ１
６５ａに印加されると、トランジスタ１６５ｂは
導通して抵抗器１６７を通して電流が流れる。そ
の結果、トランジスタ１６５ａは遮断されて、そ
れはトランジスタ１７１からの論理１の出力信号
に相当する。しかしながら、もしも論理１の信号
がトランジスタ１６５ａに印加されそして論理０
がトランジスタ１６５ｂに印加されるとすると、
電流がトランジスタ１６５ａを通して流れ、抵抗
器１６６を横切つて電圧降下が生じ、結果的にト
ランジスタ１７１からは論理０の出力を生ずる。 論理１の記号がトランジスタ１６８ａに印加さ
れそして論理０入力がトランジスタ１６８ｂに印
加されるとトランジスタ１６８ａが導通し、論理
０の出力状態として規定される電流が抵抗器１６
６を通して流れる。かくして、トランジスタ１６
５ａ或は１６８ａを通して電流が流れる場合は常
に、トランジスタ１７１が論理０の出力を与え
る。 特に第１３図を参照して、Ｙゲート４２ａが詳
細に記述される。第１の高レベル差動電流切換部
１７５は第１および第２のトランジスタ１７５ａ
および１７５ｂを含み、それらのエミツタ電極は
一諸に接続されている。第２の高レベル差動電流
切換部１７６は第１および第２のトランジスタ１
７６ａおよび１７６ｂを含み、それらのエミツタ
電極は一諸に接続されている。トランジスタ１７
５ａおよび１７６ａのコレクタ電極は抵抗器１７
７を介して＋5Vに通じている。トランジスタ１
７５ｂおよび１７６ｂのコレクタ電極はバイアス
用抵抗器１７８を介して＋5Vに通じている。 出力エミツタ・ホロワ・トランジスタ１７９は
トランジスタ１７５ａおよび１７６ａのコレクタ
電極に接続されているベース電極を有している。
トランジスタ１７９のコレクタ電極は＋5Vに直
かに通じ、そしてそのエミツタ電極は出力端子と
なつている。 高レベル差動電流切換部１７５および１７６を
再び参照するに、トランジスタ１７５ｂおよび１
７６ａのベース電極は一諸に接続されて、Ｕと指
定されている高レベル差動入力端子の正の入力端
子に通じている。トランジスタ１７５ａおよび１
７６ｂのベース電極は一諸に接続されて、そして
高レベル入力端子対のうちの負の入力端子に通じ
ている。 低レベル差動電流切換部１８０は第１および第
２のトランジスタ１８０ａおよび１８０ｂを含
み、それらのエミツタ電極は一諸に接続されてい
る。トランジスタ１８０ａのコレクタ電極はトラ
ンジスタ１７５ａおよび１７５ｂのエミツタ電極
に接続されている。トランジスタ１８０ｂのコレ
クタ電極はトランジスタ１７６ａおよび１７６ｂ
のエミツタ電極に接続されている。トランジスタ
１８０ｂのベース電極はＬと指定されている低レ
ベル入力端子の正の入力端子に接続されている。
トランジスタ１８０ａのベース電極は低レベル入
力端子の負の端子に通じている。 Ｙレベル差動電流切換部１８１は第１および第
２のトランジスタ１８１ａおよび１８１ｂを含
み、それらのエミツタ電極は一諸に接続されてい
る。トランジスタ１８１ａのコレクタ電極はエミ
ツタ・ホロワ・トランジスタ１７９のベース電極
に接続されている。トランジスタ１８１ｂのコレ
クタ電極は低レベル差動電流切換部１８０のエミ
ツタ電極に接続されている。トランジスタ１８１
ａのベース電極は１対のＹレベル入力端子のうち
の正端子に通じている。トランジスタ１８１ｂの
ベース電極はＹレベル入力端子のうちの負の入力
端子に通じている。 トランジスタ１８１ａおよび１８１ｂのエミツ
タ電極は電流源トランジスタ１８２のコレクタ電
極に接続されている。 トランジスタ１８２のエミツタ電極はバイアス
用抵抗器１８３を介して−2Vに通じており、そ
してそのベース電極は直かに接地されている。 こゝで、Ｙゲートの動作が第１３図を参照して
説明される。 Ｙゲート４２ａは論理回路の電流切換エミツタ
ホロワ群における３レベル縦続回路である。ゲー
ト４２ａは論理機能（Ｕ＋Ｌ）・を実行する。
論理１の信号がトランジスタ１８１ａに印加され
そして論理０がトランジスタ１８１ｂに印加され
ると、電流源トランジスタ１８２が抵抗器１７７
を通して電流を流す。抵抗器１７７を横切つての
電圧降下はトランジスタ１７９からの論理０の出
力信号となる。 もしも、論理１の信号がトランジスタ１８１ｂ
に印加されそして論理０の信号がトランジスタ１
８１ａに印加されるとすると、電流源トランジス
タ１８２は導通してトランジスタ１８１ｂを介し
て電流を流し、こゝでトランジスタ１８１ａは遮
断する。電流は入力信号に依存してトランジスタ
１８０ａかもしくは１８０ｂのいづれかを通して
流れることになる。論理１の入力信号がトランジ
スタ１８０ｂに印加され、そして論理０の入力ト
ランジスタ１８０ａに印加されると、トランジス
タ１８０ｂが導通し、電流はトランジスタ１７６
ａもしくは１７６ｂのいづれかを通して流れる。
もしも論理１の信号がトランジスタ１７６ｂに印
加されると、そのトランジスタが導通し、電流が
抵抗器１７８を介して流れ、結果的にそれはトラ
ンジスタ１７９から論理１の出力信号が生じたこ
とになる。しかしながら、もしも論理０の信号が
トランジスタ１７６ｂに印加されるとすると、電
流がトランジスタ１７６ａを通して流れ、抵抗器
１７７に電圧降下が生じ、論理０の出力信号とな
る。 中間レベル差動電流切換部での高レベル差動電
流切換部の動作は従来の排他的論理和ゲートの動
作と同じであるので、詳細説明を省略する。 特に第１４図を参照して、排他的論理和論理ゲ
ートが記述される。第１の高レベル差動電流切換
部１８５は第１および第２のトランジスタ１８５
ａおよび１８５ｂを含んでおり、それらのエミツ
タ電極は一諸に接続されている。第２の高レベル
差動電流切換部１８６は第１および第２のトラン
ジスタ１８６ａおよび１８６ｂを含み、それらの
エミツタ電極は一諸に接続されている。トランジ
スタ１８５ａおよび１８６ａのコレクタ電極はバ
イアス用抵抗器１８７を通して＋5Vに通じてい
る。トランジスタ１８５ｂおよび１８６ｂのコレ
クタ電極はバイアス用抵抗器１８８を介して＋
5Vに通じている。 出力エミツタ・ホロワ・トランジスタ１８９は
抵抗器１８８を介して＋5Vに通ずるベース電極
を有している。トランジスタ１８９のコレクタ電
極は＋5Vに直かに通じ、そしてそのエミツタ電
極は出力端子を構成している。 トランジスタ１８５ｂおよび１８６ａのベース
電極は一諸に接続されていてそしてＵと指定され
ている高レベル入力端子対のうちの正の入力端子
に通じている。トランジスタ１８５ａおよび１８
６ｂのベース電極は一諸に接続されてそして高レ
ベル入力端子対のうちの負の入力端子に通じてい
る。 低レベル差動入力切換部１９０は第１および第
２のトランジスタ１９０ａおよび１９０ｂを含
み、それらのエミツタ電極は一諸に接続されてい
る。トランジスタ１９０ａのコレクタ電極は第１
の高レベル差動電流切換段１８５のエミツタ電極
に接続されている。トランジスタ１９０ｂのコレ
クタ電極は第２の高レベル差動電流切換部のエミ
ツタ電極に接続されている。トランジスタ１９０
ａのベース電極は低レベル差動入力端子対のうち
の正の入力端子に通じている。トランジスタ１９
０ｂのベース電極は低レベル入力端子対のうちの
負の入力端子に通じている。 トランジスタ１９１として例示されている電流
源は低レベル差動電流切換部１９０のエミツタ電
極に接続されているコレクタ電極を有している。
トランジスタ１９１のエミツタ電極はバイアス用
抵抗器１９２を介して−2Vに通じており、そし
てそのベース電極は直かに接地されている。 さて、こゝでは排他的論理和論理ゲートが第１
４図を参照して記述される。排他的論理和論理ゲ
ート４３ａは論理回路の電流切換エミツタ・ホロ
ワ群の２レベルカスコード回路である。第１のレ
ベルはトランジスタ１９０ａおよび１９０ｂから
成る差動電流切換エミツタ・ホロワである。トラ
ンジスタ１９０ａへの論理１の入力信号はそのト
ランジスタをターンオンし、そしてトランジスタ
１９０ｂをターンオフする。そこで、電流源１９
１からの電流がトランジスタ１９０ａを通して流
れ且つそこへの入力信号に依存して２つの高レベ
ルトランジスタ１８５ａもしくは１８５ｂのいづ
れかを通して流れる。トランジスタ１８５ａへの
論理１の信号はそのトランジスタをターンオンし
そしてトランジスタ１８５ｂをターンオフする。
かくして、電流が抵抗器１８７を通して流れ、そ
して出力エミツタ・ホロワ・トランジスタ１８９
は論理１の出力状態を与える。しかしながら、も
しも論理１の信号がトランジスタ１８５ｂに印加
されると、そのトランジスタがオンし、そしてト
ランジスタ１８５ａがターンオフする。そこで、
電流が抵抗器１８８を通して流れ、そこに電圧降
下を生じさせ、そしてトランジスタ１８９が０の
出力状態を与える。かくして、もしも論理１の入
力信号がトランジスタ１９０ａおよび１８５ｂの
両方に印加されると、その出力信号は論理０とな
る。 もしも論理１の信号がトランジスタ１９０ｂに
印加されそして論理０の信号がトランジスタ１９
０ａに印加されるとすると、トランジスタ１９０
ａはターンオフしそしてトランジスタ１９０ｂが
導通して、電流がトランジスタ１９１を介して流
れる。もしも、論理１の信号がトランジスタ１８
６ａに印加されそして論理０の信号がトランジス
タ１８６ｂに印加されるとすると、トランジスタ
１８６ａは導通して、抵抗器１８７に電流が流
れ、そしてエミツタ・ホロワ・トランジスタ１８
９は論理１の出力状態を与える。しかしながら、
もしも論理１の信号がトランジスタ１８６ｂに印
加されそして論理０の信号がトランジスタ１８６
ａに印加されるとすると、トランジスタ１８６ｂ
が導通し、電流が抵抗器１８８を介して流れ、そ
してエミツタ・ホロワ・トランジスタ１８９が論
理０の出力信号を与える。かくして、もしも同一
の信号がＵおよびＬの端子に印加されるならば、
その出力は論理０となる。 特に第１５図を参照して、出力ラツチ兼レベル
シフト回路網４６ａが詳細に記述される。レベ
ル・シフト用定電用ダイオード２００のカソード
電極は入力端子Ｉに通じそしてそのアノード電極
はトランジスタ２０１として例示されているレベ
ル・シフト電流源のコレクタ電極に接続されてい
る。トランジスタ２０１のベース電極はバイアス
回路網４９に通じ、そしてそのエミツタ電極はバ
イアス用抵抗器２０２を介して、−5.2Vに通じて
いる。 エミツタ・ホロワ・トランジスタ２０３のベー
ス電極はレベルシフト用ダイオード２００のアノ
ード電極に接続されている。トランジスタ２０３
のコレクタ電極は直かに接地されていて、そして
そのエミツタ電極はバイアス用抵抗器２０４を介
して−5.2Vに接続されている。第２のエミツ
タ・ホロワ・トランジスタ２０５は、接地電位に
接続されているコレクタ電極と、そして基準バイ
アス回路網４７に通じているベース電極とを有し
ている。トランジスタ２０５のエミツタ電極はバ
イアス用抵抗器２０６を介して−5.2Vに接続さ
れている。 差動電流切換部２０７は第１および第２のトラ
ンジスタ２０７ａおよび２０７ｂを含み、それら
のエミツタ電極は一諸に接続されている。トラン
ジスタ２０７ａおよび２０７ｂのベース電極はト
ランジスタ２０５および２０３のエミツタ電極に
それぞれ接続されている。トランジスタ２０７ａ
および２０７ｂのコレクタ電極は抵抗器２０８お
よび２０９をそれぞれ介して接地電位に接続され
ている。 差動電流切換部２１０は第１および第２のトラ
ンジスタ210aおよび２１０ｂを含み、そしてそれ
らのエミツタ電極は一諸に接続されている。トラ
ンジスタ２１０ａのコレクタ電極はトランジスタ
２０７ａのコレクタ電極に接続されている。トラ
ンジスタ２１０ｂのコレクタ電極はトランジスタ
２０７ｂのコレクタ電極に接続されている。電流
切換部２１０はこの回路の出力ラツチ部分に対し
て正帰還を与える。 差動的に切換えられる電流源２１３は第１およ
び第２のトランジスタ２１３ａおよび２１３ｂを
含み、それらのエミツタ電極は一諸に接続されて
そしてその接続点は電圧設定用抵抗器２１４を介
して−5Vに接続されている。トランジスタ２１
３ａのコレクタ電極は差動電流切換部２０７のエ
ミツタ電極に接続されている。トランジスタ２１
３ｂのコレクタ電極は差動電流切換部２１０のエ
ミツタ電極に接続されている。トランジスタ２１
３ｂのベース電極はLTと指定されている第１の
制御端子に通じている。トランジスタ２１３ａの
ベース電極はと指定されている第２の制御端
子に接続されている。 トランジスタ２１０ａのベース電極はバイアス
用抵抗器２１１を介して−5.2Vに接続されてい
る。トランジスタ２１０ｂのベース電極はバイア
ス用抵抗器２１２を介して−5.2Vに接続されて
いる。 ３つのエミツタを有し、トランジスタ２１５と
して例示されている第１の出力エミツタ・ホロワ
は、接地電位に直かに接続されているコレクタ電
極と、バイアス用抵抗器２０９を介して接地電位
に接続されているベース電極とを有している。ト
ランジスタ２１５の第１のエミツタは1
と指定されている出力端子に通じており、そして
第２のエミツタ電極は2と指定されてい
る第２の出力端子に通じている。トランジスタ２
１５の第３のエミツタはトランジスタ２１０ａの
ベース電極に接続されている。３重エミツタ・ト
ランジスタは、こゝでは、1および
2の如き個々の出力端子が幾つかの量子
化器の相互結線を簡単にするべく他の出力端子と
個々にワイヤード・オア接続できるように利用さ
れている。 ３つのエミツタ電極を有するトランジスタ２１
６として例示されている第２の出力エミツタ・ホ
ロワは、接地電位に直かに接続されているコレク
タ電極と、バイアス用抵抗器２０８を介して接地
電位に接続されているベース電極とを有してい
る。トランジスタ２１６の第１のエミツタ電極
は、OUTPUT1と指定されている第１の端子に接
続されている。トランジスタ２１６の第２のエミ
ツタ電極は、OUTPUT2と指定されている第２の
出力端子に接続されている。第３のエミツタ電極
はトランジスタ２１０ｂにベース電極に接続され
ている。 さてこゝでは出力ラツチ兼レベルシフト回路網
の動作が第１５図を参照して詳細に説明される。 出力ラツチ兼レベルシフト回路網４６ａは、論
理回路網の論理１の出力状態と、論理０の出力状
態との間の差の中点を表わしている基準電圧を発
生することによつてレベル・シフトされた出力を
与える。ゼナーダイオード２００は到来する論理
信号のレベルをシフトする。エミツタ・ホロワ・
トランジスタ２０３はダイオード２００とトラン
ジスタ２０７ｂのベースとの間における信号をバ
ツフアする。トランジスタ２０７ａの基準レベル
はトランジスタ２０５を通しての基準電圧Ｒによ
つて設定される。電圧Ｒはトランジスタ２０３に
より発生される０と１の論理状態間の論理揺れの
中点に設定される。かくして、論理１が入力Ｉに
印加されると、トランジスタ２０３のベースはト
ランジスタ２０５のベースよりも約200×10^-3V
だけ正となる。それ故、トランジスタ２０７ｂは
導通し、もしも論理１の信号がトランジスタ２１
３ａのベース電極に印加されていれば、切換電流
がトランジスタ２１３ａを通して流れる。それに
より、エミツタ・ホロワ・トランジスタ２１６が
論理１の出力信号を与える。 もしも論理０の状態がレベルシフト用ダイオー
ド２００に印加されるとすると、トランジスタ２
０７ａが導通し、論理１の信号がそのトランジス
タのベースに印加されていることを条件に電流が
抵抗器２０８とトランジスタ２１３ａを通して流
れる。かくして、論理１の出力状態がエミツタ・
ホロワ・トランジスタ２１５によつて与えられ
る。 出力ラツチクロツク駆動回路網４８において発
生される入力信号LTおよびは、温度レベルに
は比較的敏感でないバイアス電流を維持させるた
めに、抵抗器２１４を横切つての温度補償された
電圧を与える。もしも信号LTが信号よりも大
きいとすると、差動電流切換トランジスタ２１３
ｂは、トランジスタ２１０ａ、エミツタ・ホロ
ワ・トランジスタ２１６、トランジスタ２１０
ｂ、エミツタ・ホロワ・トランジスタ２１５を通
して正帰還を形成し、トランジスタ２１０ａに戻
る。 この正帰還は双安定ラツチング作用を生じさせ
そして蓄積レジスタとして出力段の使用を許容す
る。 かくして、ダイオード２００への論理１の入力
信号とトランジスタ２１３ａへの論理１の信号と
は、エミツタ・ホロワ・トランジスタ２１６から
は論理１の出力信号を、又、エミツタ・ホロワ・
トランジスタ２１５からは論理０の出力信号を出
す。ダイオード２００への論理０の入力信号と、
トランジスタ２１３ａへの論理１の信号とは、ト
ランジスタ２１５からは論理１をそしてトランジ
スタ２１６からは論理０を出させる。トランジス
タ２１３ｂに印加される論理１の信号は、出力ラ
ツチ回路網を、前に与えられた出力状態を蓄積す
るラツチモードに置く。トランジスタ２１３ａへ
の制御信号がトランジスタ２１３ｂへの信号を上
回ると、その出力ラツチ回路網は次のラツチング
サイクルまで追跡モードに戻される。 さてこゝでは、バイアス回路網４７が第１７図
を参照して記述される。トランジスタ２２０とし
て例示されている基準電流源は、接地されてるベ
ース電極を有し、そのエミツタ電極はバイアス用
抵抗器２２１を介して−2Vに通じている。その
コレクタ電極はバイアス用抵抗器２２２を介して
＋5Vに接続されている。トランジスタ２２３と
して例示されているレベル・シフト電流源は、バ
イアス用紙抵抗器２２４を介して−5.2Vに通じ
ているエミツタ電極を有する。そのベース電極は
バイアス回路網４９からのバイアス電圧を受ける
ための入力端子に接続されている。トランジスタ
２２３のコレクタ電極はレベルシフト用ゼナーダ
イオード２２５のアノード電極と出力端子とに接
続されている。 出力エミツタ・ホロワ・トランジスタ２２６
は、バイアス用抵抗器２２２を横切つて接続され
ているコレクタとベース電極とを有し、そのコレ
クタは＋5Vに通じている。トランジスタ２２６
のエミツタ電極はダイオード２２５のカソード電
極に接続されている。 こゝではバイアス回路網４７の動作が記述され
る。バイアス回路網４７は論理ゲート４０，４
１，４２および４３のすべての論理レベル間にお
ける中点を表わしている論理レベルを発生する。
この中点基準レベルは、出力段におけるレベルシ
フト装置と同じ仕方でレベル・シフトされ、そし
て電力供給と温度変動とにて生じるドリフトを追
跡するのに使用される共通のバイアスを与える。
これはゼナーダイオードやトランジスタの如き正
確にマツチングの取れた素子を使用することで達
成される。論理基準電圧出力は、トランジスタ２
２０と抵抗器２２１とによる電流源にて発生され
る電流が、論理回路での負荷抵抗の半分の値を有
する抵抗器２２２を通過することによつて発生さ
れる。かくして、抵抗器２２２は、論理ゲートに
通常発生するであろう電圧揺れの半分である電圧
を発生する。かくして、トランジスタ２２６は論
理ゲートの各々において実施された如き、その基
準レベルをレベルシフトしたりそして分離するた
めに使用されている。ゼナーダイオード２２５
は、トランジスタ２２６のエミツタ電極における
電圧を、レベルシフトされた論理出力の中点を表
わしている電圧にまでレベル・シフトするために
使用されている。 さて、こゝでは出力ラツチクロツク駆動回路網
４８が第１６図を参照して記述される。バイアス
用抵抗器２３０が＋5Vと第１のダイオード構成
にあるトランジスタ２３１のコレクタおよびベー
ス電極に接続されている。トランジスタ２３１の
エミツタ電極は第２のダイオード構成にあるトラ
ンジスタ２３２のコレクタおよびベース電極に接
続されている。トランジスタ２３２のエミツタ電
極はバイアス補償用ゼナーダイオード２３３のカ
ソード電極に接続されている。ダイオード２３３
のアノード電極は第３のダイオード構成にあるト
ランジスタ２３４のコレクタおよびベース電極に
接続されている。トランジスタ２３４のエミツタ
電極はバイアス用抵抗器２３５を介して−5.2V
に通じている。 トランジスタ２３６として例示されているエミ
ツタ・ホロワ電圧発生器は＋5Vに接続されたコ
レクタを有し、そしてそのベース電極はトランジ
スタ２３１のベースおよびコレクタ電極に接続さ
れている。 差動電流切換部２３７は第１および第２のトラ
ンジスタ２３７ａおよび２３７ｂを含み、それら
のエミツタは一諸に接続されている。トランジス
タ２３７ａおよび２３７ｂのコレクタ電極は抵抗
器２３８および２３９をそれぞれ介してトランジ
スタ２３６のエミツタ電極に接続されている。ト
ランジスタ２３７ａのベース電極は、外部タイミ
ング回路網５０（第１図）から、OLCと指定さ
れている出力ラツチクロツク信号を受信する入力
端子に通じている。トランジスタ２３７ｂのベー
ス電極はタイミング回路網５０からタイミ
ング信号を受信する入力端子に通じている。 トランジスタ２３７ａおよび２３７ｂのエミツ
タ電極は、トランジスタ２４０として例示されて
いる電流源のコレクタ電極に接続されている。ト
ランジスタ２４０のエミツタ電極はバイアス用抵
抗器２４１を介して−5.2Vに接続されており、
そしてそのベース電極はトランジスタ２３４のコ
レクタおよびベース電極に接続されている。 第１の出力エミツタ・ホロワ・トランジスタ２
４２はトランジスタ２３７ａのコレクタ電極に接
続されているベース電極を有し、そしてそのコレ
クタ電極は＋5Vに直かに通じている。トランジ
スタ２４２のエミツタ電極は出力レベル・シフト
用ゼナーダイオード２４３のカソード電極に接続
されている。ダイオード２４３のアノード電極は
抵抗器２４４を介して−5.2Vを通じており、そ
のアノード電極は、また、出力ラツチ回路網４６
ａ〜４６ｅに対して、と指定されている制御
信号を与える出力端子にも通じている。 第２の出力エミツタ・ホロワ・トランジスタ２
４５は、トランジスタ２３７ｂのコレクタ電極に
接続されているベース電極を有し、そのコレクタ
電極は＋5Vに通じ、そのエミツタ・電極は第２
の出力レベルシフト用ゼナーダイオード２４６の
カソード電極に接続されている。ダイオード２４
６のアノード電極は抵抗器２４７を介して−
5.2Vを通じている。ダイオード２４６のアノー
ド電極は、また、出力回路網に対して、LTと指
定されているタイミング信号を与える出力端子に
も通じている。 さて、出力ラツチクロツク駆動回路網の動作が
第１６図に従つて記述される。 出力ラツチクロツク駆動回路網は、標準のエミ
ツタ結合論理レベル、すなわち、出力ラツチ・レ
ベル・シフト段のLTおよび入力端子において
必要とされる論理レベルに対して入力インターフ
エースでの−0.9〜−1.7V揺れを移行させる機能
を実行する。出力ラツチレベルシフト回路に、最
悪での温度および電源変動に対しての適当な共通
モード範囲を持たせるためには、この回路は出力
ラツチ段におけるバイアス電流を適切なレベルに
設定するように非常に正確な電圧レベルを与えな
ければならず、それが最終の出力の揺れを制御す
る。この回路は、出力電流揺れと出力ラツチ段と
を本質的には温度に無関係にあるように設定する
バイアスレベルを与える。出力ラツチクロツク
OLC入力と出力ラツチクロツク入力とは、
標準のエミツタ結合論理レベルで、外部源からト
ランジスタ２３７ａおよび２３７ｂのベースに与
えられる。かくして、OLC入力が入力より
も正である場合、換言するに“１”の入力状態に
ある場合、トランジスタ２３７ａは導通し、そし
てトランジスタ２４０および抵抗器２４１によつ
て発生された電流は抵抗器２３８を通して流れ、
“０”もしくはより低い出力をトランジスタ２４
２のベースに与える。同様にして、もしも
入力信号が論理“１”の状態すなわちOLC入力
信号よりも正にあるとすると、トランジスタ２３
７ｂが導通して電流が抵抗器２３９を通して流
れ、それによつてトランジスタ２４５のベースを
より低い状態に設定する。出力ラツチ段における
能動的バイアスレベルは、LT入力信号が“１”
の状態域は最も高い状態にある場合に設定され、
かくしてLT出力信号は対応せる高い状態におか
れる。 LTおよび出力信号はダイオード２４３およ
び２４６、トランジスタ２３６，２４２および２
４５、そして抵抗器２３８および２３９によつて
発生される。トランジスタ２３６のベース電極に
おける電圧はLTもしくはが“１”の状態にあ
る場合でのLTもしくはにおける電圧出力の終
局的制御値である。すなわち、LTもしくはが
高状態にある間は、対応する抵抗２３９または２
３８は実質上無電流とみなす０とができる。トラ
ンジスタ２３４および抵抗２３５の電圧降下は
LTおよび間のトランジスタ２３６のアース電
圧によつて制御される高出力状態となるように設
定される。トランジスタ２３６のベース電圧はト
ランジスタ２３１，２３２，２３４、ゼナーダイ
オード２３３そして抵抗器２３０および２３５の
直列組合せによつて設定される。かくして、LT
電圧は抵抗器２３５両端の電圧にトランジスタ２
３４を横切つての電圧を加えた大きさに実質的に
等しい。出力ラツチ回路網（第１５図）に印加さ
れる出力信号LT電圧が高い状態にある場合、ト
ランジスタ２１３ｂのベース・エミツタ接合部に
は付加的ダイオード降下が存在し、かくして、出
力ラツチ段における抵抗器２１４両端の電圧は抵
抗器２３５両端の電圧降下に等しくなる。同様に
して、もしも信号が“１”の状態にあり、
出力信号が高い状態にあるとすると、トラン
ジスタ２１３ａは、抵抗器２１４を横切つての電
圧を、出力ラツチクロツク駆動段における抵抗器
２３５におけるのと同じになるように設定する。
かくして、クロツク駆動段は出力ラツチ兼レベル
シフト出力段を通しての電流、従つて量子化器出
力の論理揺れを制御する。予め選定されたゼナー
ダイオードとトランジスタとの整合された特性を
利用することにより、温度に対する感度は出力論
理揺れから最小となる。抵抗器２４７および２４
４はトランジスタ２４５および２４２のそれぞれ
を通してのバイアス電流を設定する。又、LTお
よびにおける電圧の揺れを制御するトランジ
スタ２４０を介しての電流は、抵抗器２３５を横
切つての電圧降下およびダイオード構成にあるト
ランジスタ２３４を横切つての電圧降下を介して
制御される。 さてこゝでは、バイアス回路網４９が第１８図
を参照して記述される。第１のトランジスタ２５
０のコレクタ電極は直かに接地されており、そし
てそのベース電極は抵抗器２５１の１つの端子に
接続されている。抵抗器２５１の第２の端子は接
地されている。第２のトランジスタ２５２のコレ
クタ電極は抵抗器２５１の第１の端子に接続され
ており、そしてそのベース電極はトランジスタ２
５０のエミツタ電極に接続されている。トランジ
スタ２５２のエミツタ電極は抵抗器２５３を介し
てダイオード構成にあるトランジスタ２５４のコ
レクタ電極に接続されている。トランジスタ２５
４のエミツタ電極は−5.2Vに通じている。 ダイオード構成にあるトランジスタ２５５のコ
レクタ電極はトランジスタ２５２のベース電極
に、又そのエミツタ電極は抵抗器２５６を介して
トランジスタ２５４のコレクタ電極に接続されて
いる。トランジスタ２５５のエミツタ電極はまた
出力端子として外部に引き出されている。 バイアス回路網４９の動作は、第１７図による
回路の動作と類似であるので、詳細な説明は省略
する。２つのバイアス回路網間における相違は、
次の点すなわち、回路網４９からの出力信号は回
路網４７に比してレベルシフトされていることで
ある。 第１９図の回路網は、２つの量子化器回路網１
０ａおよび１０ｂを有する５ビツトアナログ・デ
ジタル変換器を例示している。入力基準回路網は
正および負の基準電圧間に接続されている直列接
続されている抵抗器３０５〜３０９を含んでい
る。入力増幅器３００〜３０４はそれぞれの抵抗
器の接続点に接続されている。それら増幅器３０
０〜３０４はまた量子化器１０ａおよび１０ｂの
負の入力端子に接続されている。量子化器１０ａ
および１０ｂの正の入力端子は一諸に接続されて
いてそして同じ入力信号を受信する。量子化器１
０ａの位置ビツト出力端子を除く出力端子は量子
化器１０ｂの対応せる出力端子と接続されてい
る。量子化器１０ｂの位置ビツト出力端子は最上
位ビツト出力信号を与える。かくして、５ビツト
出力信号が２つの量子化器によつて与えられる。 特に第２０図を参照して、６ビツトアナログ・
デジタル変換器が記述される。Ａ，Ｂ，Ｃおよび
Ｄと指定されている４つの量子化器は並列に接続
されていて、そして必要な基準電圧とアナログ入
力信号とを与えるためのバイアス信号供給回路網
４０２からアナログ入力信号を受信する。４つの
量子化器の４つの最下位ビツトはそれぞれにワイ
ヤード・オア接続されていて、そしてその変換器
の最下位（LSB）出力を与える。２つの最上位ビ
ツト（MSB）は量子化器Ａ，ＢそしてＣの位置
ビツト出力端子によつて与えられる。量子化器Ａ
の位置ビツトの出力端子はアンドゲートの第１の
端子に接続されており、そして量子化器Ｂの偽位
置ビツト出力端子はアンドゲートの第２の端子に
接続されている。そのアンド・ゲートの出力は量
子化器Ｃの真位置ビツト出力端子とワイヤードオ
ア接続されていて、そして第２の最上位ビツト2⁴
を与える。量子化器Ｄの真位置ビツト出力端子は
最上位ビツトを与える。遅延回路網は、６つの出
力ビツトが同時に引続く回路に印加されるような
段遅延を与えている。 表２は複数の最子化器回路網と適当な復号論理
回路とを利用して設計された幾つかのアナログ・
デジタル変換器を例示している。

【表】 以上の説明からして明らかな如く、本発明は４
出力ビツトを与えるアナログ・デジタル変換器と
して使用されるかもしくは４出力ビツト以上を与
えるために複数の量子化器において使用される高
速度量子化器を提供する。更に、量子化器は２^N-
１＋１ラツチ回路網と２^N-1＋１論理ゲートとに連
結される２^N個の差動増幅器を使用する。従来の
アナログ・デジタル変換器は、Ｎを出力ビツト数
として、同一速度と分解能を与えるのに、２^N個
の比較器ラツチ回路網と論理ゲートとを利用し
た。 本発明は特定の実施例に関連して示されそして
記述されはしたけれども、当業者においては本発
明の精神およびその範囲から逸脱することなく幾
多の変更および修正が可能であろうことは明白で
ある。

【図面の簡単な説明】

第１図は本発明による好ましき実施例を例示し
ている概略ブロツク図、第２図は第１図に例示さ
れている入力電圧分割器回路網のバウエラーを計
算するための基準回路網等価回路を例示している
概略回路図、第３図は第１図によるバイアス補償
回路網２５ａおよび２５ｂ入力回路網２２ａ〜２
２ｐおよび２３ａ〜２３ｐならびに入力増幅器、
接続回路網２４ａ〜２４ｐとを例示している概略
回路図、第４図は第１図によるバイアス回路網２
６ａ〜２６ｄの第１の型式の概略回路図、第５図
は第１図によるバイアス回路網２７ａおよび２７
ｂの第２の型式の概略回路図、第６図は第１図に
よる非ラツチ駆動回路網およびバツフア回路網の
概略回路図、第７図は第１図による４ビツト量子
化回路の最上位ビツト（MSB）を発生するため
に使用される単一入力差動ラツチ回路網の第１の
型式の概略回路図、第７ａ図は第１のレベル復号
回路の概略回路図、第８図は第１図によるラツチ
回路網の第２の型式の概略回路図、第９図は第１
図によるラツチ回路網の第３の型式の概略回路
図、第１０図は第１図によるラツチ回路網の第４
の型式の概略回路図、第１１図は第１図による遅
延論理回路網の概略回路図、第１２図はアンド論
理ゲートを例示している概略回路図、第１３図は
Ｙ論理ゲートを例示している概略回路図、第１４
図は排他的論理和論理ゲートを例示している概略
回路図、第１５図は出力ラツチ兼レベルシフト回
路網を例示している概略回路図、第１６図は出力
ラツチクロツク駆動回路網を例示している概略回
路図、第１７図はバイアス回路網の第３の型式を
例示している概略回路図、第１８図はバイアス回
路網の第４の型式を例示している概略回路図、第
１９図は５ビツト符号化器の概略ブロツク図、そ
して第２０図は６ビツト符号化器を例示している
概略ブロツク図である。なお、図中主な構成要素
と参照数字との関係は以下の通りである。 １０：量子化器回路網、１１：入力回路網、１
２，１３：レベル復号回路網、１４：出力回路
網、２１：電圧分割器回路網、２２ａ〜２２ｐ：
抵抗器、２３ａ〜２３ｐ：抵抗器、２４：入力増
幅器回路網、２５：電流反射回路網、２６：バイ
アス回路網、２７：バイアス回路網、３０，３
１，３２，３３：ラツチ回路網、３４：タイミン
グ信号源（非ラツチクロツク）、３５：バツフア
回路網、３７：非ラツチ駆動回路網、４０：遅延
ゲート、４１：アンドゲート、４２：Ｙゲート、
４３：オアゲート（排他的論理和）、４８：駆動
回路網、４８ａ：タイミング源。

Claims (1)

1. 【特許請求の範囲】 １ アナログ入力信号をＮビツトの２進出力コー
   ドおよび位置ビツトに変換することによつて、ア
   ナログ入力信号を順位を考慮した２^N量子化レベ
   ルに変換するためのアナログ−デイジタル変換器
   であつて、 前記２^N量子化レベルを与えるための第１の抵
   抗回路網と、 前記アナログ入力信号を受けるために接続され
   た第２の抵抗回路網と、 それぞれが出力手段を有し、かつそれぞれが前
   記第１および第２の抵抗回路網に接続されてい
   て、前記出力手段において２進出力信号を与える
   ために前記２^N量子化レベルの１つと共に前記第
   ２の抵抗回路網から受け取るアナログ入力信号を
   それぞれ比較する２^N差動増幅器群であつて、そ
   れぞれが２^N差動増幅器の半数を含む第１の差動
   増幅器群および第２の差動増幅器群から構成さ
   れ、該第１の差動増幅器群は前記第２の差動増幅
   器群よりも上位次数を有しており、各群内の差動
   増幅器は各群内の上位次数から下位次数へ変化す
   る順序の次数を有するように構成される前記２^N
   差動増幅器群と、 選択された差動増幅器の出力手段に接続された
   複数の２^N-1ラツチ手段および位置ラツチ手段で
   あつて、該２^N-1ラツチ手段のそれぞれは出力手
   段を有しそして前記循環コードのカウント数を表
   す２^N順序コード番号を有する循環コードの異な
   る順位の２^N-1循環ビツト位置の１つを表す循環
   コード出力信号を供給し、前記循環コードは前記
   順序コード番号間の循環ビツト位置の１つのみの
   ２進状態を変換し、前記２^N順序コード番号に対
   する前記循環コード各ビツト位置は、第１の２進
   状態のビツトの半分と第２の２進状態のビツトの
   半分とを有しており、前記位置ラツチ手段は前記
   循環コードのカウント数が前記２^N順序コード番
   号を越えたことを表示するための前記位置ビツト
   を表す位置出力信号を供給する出力手段を有する
   ように構成される前記複数の２^N-1ラツチ手段お
   よび位置ラツチ手段と、 循環コード出力信号および位置出力信号を受け
   取り、そして前記２^N-1ラツチ手段から受け取ら
   れた循環コードを前記Ｎビツト２進出力コードに
   変換するために、前記２^N-1ラツチ手段の出力手
   段および前記位置ラツチ手段に選択的に接続され
   る複数の論理ゲートを有する２進エンコーデイン
   グ手段と、 前記Ｎビツト出力コードおよび前記位置コード
   をあらかじめ選定された時間間隔に保持するため
   に前記２進エンコーデイング手段ならびに前記位
   置ラツチ手段の出力手段に接続されたＮ＋１出力
   手段と、からなるアナログ−デイジタル変換器に
   おいて、 前記２^N-1ラツチ手段および前記位置ラツチ手
   段のそれぞれが、 論理入力制御状態信号を供給するための論理入
   力手段と、 第１の入力手段を有し、所定の差動増幅器の出
   力手段からの前記２進出力信号に応じて第１の誤
   差信号を供給する第１の差動電流切換手段と、 前記第１の差動電流切換手段に接続されそして
   前記ラツチ手段の前記出力手段を有する差動再生
   電流切換手段と、 前記２^N-1ラツチ手段および前記位置ラツチ手
   段のそれぞれの最上位の前記差動再生電流切換手
   段が前記循環コード出力信号ならびに前記第１の
   差信号に応じた前記位置出力信号を供給するよう
   に構成された最上位ラツチ手段および位置ラツチ
   手段と、 前記第１の入力手段および前記差動再生電流切
   換手段の間を分離するために前記第１の差動電流
   切換手段と前記差動再生電流切換手段との間に接
   続されたカスコード切換手段と、 前記論理入力手段、前記第１の差動電流切換手
   段および前記差動再生電流切換手段に接続された
   第２の差動電流切換手段であつて、前記論理入力
   制御状態信号に応じて前記第１の差動電流切換手
   段および前記差動再生電流切換手段に対して選択
   的に制御電流を流し、第１の論理入力制御状態信
   号は前記第１の差動電流切換手段に電流を流すこ
   とになり、第２の論理入力制御状態信号は前記第
   １の差動電流切換手段に応答させるために前記差
   動再生電流切換手段に電流を流すことになるよう
   に構成された前記第２の差動電流切換手段と、 前記第２の差動電流切換手段によつて制御され
   る前記第１の差動電流切換手段および前記差動再
   生電流切換手段に対して、選択的に電流を供給す
   るために前記第２の差動電流切換手段に接続され
   た電流源と、 から構成されており、各前記各手段が、 前記２^N-1ラツチ手段の２番目に上位のものか
   ら最下位のものまでのそれぞれが、さらに前記カ
   スコード切換手段と前記第２の差動電流切換手段
   との間に接続された第３の差動電流切換手段を有
   し、そして第２の差動信号を供給するための前記
   差動増幅器の所定の１つの出力手段から前記差動
   再生電流切換手段への前記２進出力信号を受け取
   るための第２の入力手段を有し、前記第１の論理
   入力制御状態信号に対応する前記第２の差動電流
   切換手段が前記第３の差動電流切換手段に電流を
   供給し、前記２^N-1ラツチ手段の２番目に上位か
   ら最下位までのそれぞれの前記差動再生電流切換
   手段が、対応する出力手段において前記循環コー
   ド出力を供給するために前記第１および第２の差
   電流に応答し、前記カスコード手段が前記第２入
   力手段と前記差動再生電流切換手段との間を分離
   するように構成されること、ならびに、 前記最上位の前記２^N-1ラツチ手段と前記位置
   ラツチ手段のそれぞれが前記第２および第１の２
   ^N差動増幅器群の最上位の差動増幅器の出力手段
   に接続された前記第１の入力手段を有し、２番目
   に上位から最下位までの前記２^N-1ラツチ手段
   が、各部分の前記差動増幅器の２番目に上位から
   最下位までの間の順位の同じ次数の前記第１およ
   び第２の２^N差動増幅器群における１対の差動増
   幅器を形成する前記差動増幅器の異なる対の出力
   手段にそれぞれ接続された前記第１および第２の
   入力手段を有し、そして、該差動増幅器がそれに
   接続されたラツチ手段の順位の次数に対応するこ
   と、 を特徴とするアナログ−デイジタル変換器。