JPS6124091A - メモリ回路 - Google Patents

メモリ回路

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JPS6124091A
JPS6124091A JP14468484A JP14468484A JPS6124091A JP S6124091 A JPS6124091 A JP S6124091A JP 14468484 A JP14468484 A JP 14468484A JP 14468484 A JP14468484 A JP 14468484A JP S6124091 A JPS6124091 A JP S6124091A
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JP
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pulse
circuit
signal
memory
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JP14468484A
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Manabu Ando
学 安藤
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NEC Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明はメモリ回路、特にスタティックメそすに有効ガ
メモリ回路に関する。
（従来技術） 従来のこの種のメモリ回路におけるメモリセル群）　＋
７ツクス部の一例を第１図に示す。本例は構成の基本を
簡潔に説明するために、規模、極端に縮小し、２＠×１
ビ、トの構成にしているが、実際のメモリ回路は、たと
えば２５６Ｘ２５６のように大規模なマトリックス構成
になることはいうまでもない。
ワード線ＷＬとビット線ＢＬＩ、ＢＩ７１またはＢＬ２
゜ＢＬ２とは、それぞれアドレス信号をデコードして得
られるワードアドレス信号Ｘとビットアドレス信号Ｙ１
または￥２に応答して駆動される。ビット線ＢＬ１．Ｂ
Ｌ１およびＢＩ、２　、　ＢＬ２の駆動はそれぞれビッ
トアドレス信号ＹｌおよびＹ２に応答するＹスイッチ回
路ＳＹ１および８Ｙ２を介して行なわれる。この結果に
よって、メモリセルＭ１またはＭ２が選択され、またチ
ップイネーブル信号ＣＢに応答して、Ｎチャネルトラン
ジスタＱ工が作動するため、センスアンプ８Ａ１ま７ｊ
は８Ａ２が作動する。なお、ここでは各センスアンプ８
Ａ１．ＳＡ２の負荷（トランジスタＱｓｏ　−Ｑａ　）
は共通に使用されている。
メモリセルＭ１およびＭ２の詳細を第２図に示す。第２
図を参照すると、メモリセルＭ１およびＭ２は、Ｐチャ
ネルトランジスタＱ＝とＱ、をそれぞれの負荷とするＮ
チャネルトランジスタＱ４４とＱ４１とで７リツプフロ
ツプが構成されているスタティックメモリである。Ｐチ
ャネルトランジスタＱ、とＱａのノー、−スは電源電圧
Ｖｃｃに、またアリップフロップの各出力はＮチャネル
トランジスタであるトランスファゲートＱ、とＱ、を介
してビット線ＢＬとＢＬに接続されている。また、トラ
ンスファゲートＱ、とＱ、の各ゲートはワード線に接続
されている。
以上の説明によって、読出動作時にはメモリセルＭ１ま
たはＭ２からの読出データが、それぞれセンスアンプ８
Ａｉまたは８Ａ２によって増幅された後に、データ出力
系へ取り出され、また、書込動作時にはデータ入力系か
らの書込データが、Ｙスイッチ回路８Ｙ１または８Ｙ２
を介してメモリセルＭ１またはＭ２に書込まれることが
わかる。
さて、ワード線ＷＬが駆動されると、記憶内容に対応し
て、ピッ）、１ＪＢＬ、ＢＬのうちの一方は電源電圧Ｖ
ｃｃ、他方は電源電圧Ｖｃｃとアース電圧との中間電位
に向かう波形を示すことになる。この中間電位は、ビッ
ト１ｊＢＬ（またはＢＩ、）の終端にあるＰチャネルト
ランジスタＱ１゜（またはＱｌ、）と、メモリセル内の
ＮチャネルトランジスタＱｓｅＱ４４（またけＱ、、Ｑ
４１１）のそれぞれの相互コンダクタンスの比率で定ま
るが、この場合ｓ　Ｑａｔｒ”Ｑａ→Ｑ４４（また＆１
　Ｑｕ→Ｑ４ｒ４Ｑａ　）の経路で貫通電流が流される
ことになる。ところで、この貫通電流は、すべてのビッ
ト線に対して同様に流れ、平均動作電流に占める割合も
大きい。たとえば、１２８列のビット線を有するメモリ
回路において、ビット線１列当り約２００μ人の貫通電
流が流れるとすれば、この貫通電流の総和は約２５．６
ｍＡにもなる。
非選択ビット線の前記貫通電流は、読出動作には必要な
電流ではないので、できる限り小さく抑えた方がよい。
しかし、そのためにはＰチャネルトランジスタＱＩＯや
Ｎチャネルトランジスター　。
Ｑ４４等の相互；ンダクタンスを小さくしなければガら
ず、そうするとメモリセルの読出速度が遅くなってしま
うという欠点がある。
また、第１図の例では１ビット／語構成になりているが
、１語当りのビット線が複数ビット構成になっているメ
そす回路の場合には、前述のメモリセルにおけるのと同
様に、たとえば、Ｑｓｃｒ４％→ＱＩ１１−＋Ｑｎの絆
路で貫通電流が流れることになる。
このＸ通電流は、たとえば、Ｙスイッチ回ｉｉ！１ｓＹ
ＩＫ接続される全センスアンプにおいて発生するため、
１語当りのビット数力；多くなれば、平均動作電流をさ
らに増大させ、前記欠点を増幅させることになる。
このような欠点を排除するため、予め定めたパルス幅の
単発信号をアドレス信号または書込制御信号の書込動作
指定への変遷に応答して発生させ。
この単発信号に応答してワード線の駆動とセンスアンプ
の活性化とを行なうようにしたメモリ回路が癲られてい
る。しかし、このようなメモリ回路においては、書込制
御信号が書込動作指定に変遷後に書込データ信号が変遷
したよう力場合に、前記ワード線の駆動が終了している
と所望の書込データが書き込めなくなるという欠点があ
る。
さらに１以上のようなすべての欠点を一掃するため、予
め定めたパルス幅の単発信号をアドレス信号または書込
制御信号の両方向への変遷に応答して発生させ、この単
発信号に応答してワード線の駆動とセンスアンプの活性
化とを行なうようにしたメモリ回路が提案されている、
しかしながら、このよう々メそり回路においてｉｌ、前
述のように書込データ信号の入力が遅延した場合の書込
動作は、書込制御信号が読出動作指定に変遷時に行なわ
れることになり、この時にアドレス信号が変化すると書
込動作と読出動作とがオーバーラツプすることになると
いう欠点がある。このような不具合事態は読出動作を遅
延させるようにすれば回避すること鉱できるが、そうす
ればメモリ動作速度が低下することになる。
（発明の目的） 本発明の目的は、メモリセルへの書込動作誤りを招くこ
となく、また、メモリセルの読出速度を損うことなく、
平均動作電流を少なくしたメモリ回路を提供する゛こと
にある。
（発明の構成） 本発明の回路は、記憶素子と、負荷を介して電源に接続
されたビット線と、前記記憶素子とビット線との間に配
置されかつワード信号に応答するトランスファゲートと
からなるメモリセル群と、予め定めたパルス幅の単発信
号を外部から供給さ゛れる信号１（応答して発生するク
ロック発生回路と、アドレス信号で指定される前記ワー
ド線を前記単発信号に応答して駆動するＸデコーダドラ
イバと、前記ビット線を駆動するＹデコーダドライバと
を設け、前記トランスファゲートを前記単発信号に応答
して開くようにしたことを特徴とする。
（発明の実施例） 次に、本発明について図面を参照して詳細に説明する。
第３図は本発明の一実施例を示すブロック図である。
第３図を参照すると、本実施例は、アドレスバ、７アＡ
ＢＦと、データバッファＤＢＦと、読み書き制御回路Ｒ
ＷＣと、チップセレクト制御回路ｅｓｃと、３つのパル
ス発生回路ＴＤ’ｌ、ＴＤ２および′Ｉ″Ｄ３と、Ｘデ
コーダ回路ＸＤＥと、Ｙデコーダ回ＭＹＤＥと、Ｘデコ
ーダバッファＸＢＦ’と、Ｙデコーダバッフ、ＹＢＦと
、クロック発生回路ＣＬＧと、メモリセルマトリックス
部ＭＭＸと、ラッチ回路ＬＡＴと、データアウト回路Ｄ
ＯＴとから構成されている。
アドレスバッファＡＢＦは、外部から供給されるアドレ
ス信号Ａｉをバッファリングし、アドレス信号Ａ　ｔ　
’　＠　Ａｔ　’を出力するとともに、パルス発生回路
ＴＤＩからＡＩアドレス信号の変遷に応答したパルス廐
！を発生さぜる。アドレスバッファＡＢＦとパルス発生
回路ＴＤ１との詳細な回路図を第４図に示す。＃４図を
参照すると、アドレスバッファＡＢＦは５つのインパー
ク、また、パルス発生回路は３つのインバータと、１つ
の論理和回路と、２つの否定論理積回路とそれぞれから
なることがわかる。なお、パルスへ！は変遷するアドレ
ス信号ＡＩごとに発生する。
データバッファＤＢＦは、書込動作時に外部から供給さ
れる書込データ信号ＤＩＮをバッファリングし、書込デ
ータ信号ＤＩ’、Ｄｉ’を出力するとともに、パルス発
生回路ＴＤ２から、誉込データ佃゛号Ｄｉの変遷に応答
したパルスＯＤ□を発生させる。
データバッファＤＢＦとパルス発生回路ＴＤ２との詳細
回路図を第５図に示す。Ｍ５図を参照すると、データバ
ッファＤＢＦは６つのインバータと、２つの否定論理積
回路、またパルス発生回路ＴＤ２は３つのインバータと
、１つの論理和回路と、２つの否定論理積回路と、１つ
の論理積回路とからそれぞれなることがわかる。なお、
メモリマトリックス９ＭＭＸは１語肖り１ビツト構成に
なっているため、パルスＯＤ□は１つのみである。
読み書き制御回路Ｒ，ＷＣは、外部から供給される読み
書き制御信号ＷＢをバッファリングし、読み書き制御信
号ＷＢＩ　、　ＷＥ／を出力するとともに、パルス発生
回路ＴＤ３から、読み書き制御信号ＷＥの変遷に応答し
たパルスＸゆを発生させる。読み書き制御回路ＲＷＣと
パルス発生回路ＴＤ３との詳細回路図を第６図に示す。
第６図を参照すると読み書き制御回路Ｉ（ＷＣは５つの
インバータ、またパルス発生回路ＴＤ３は４つのインバ
ータと１つの論理積回路とからそれぞれなることがわか
る。
りｐツク発生口＠　ＣＬ　Ｇは、パルス発生回路ＴＤｘ
、ＴＤ２およびＴＤ３のそれぞれが前述のようにして発
生するパルス爪０．ＯＤ□およびＯｗｌ、からパルスｋ
ｓとｌｎｘ、とを発生する。クロック発生回路ＣＬＧｌ
ｄ１その詳細回路図を第７図に示すように、８つのイン
バータと、３つのｍｉ埋相和回路から表る。
チップセレクト制御回路Ｃ８Ｃは、チップイネーブル信
号ＣＤをバッファリングし、チップイネーブル信号ＣＢ
’を出力して、データバッファＤＢＩｉ’。
Ｘデコーダ回路ＸＤＥ　、Ｙデコーダ回路ＹＤＥ　。
メモリマトリックス部ＭＭＸおよびデータアウト回路Ｄ
ＯＴに供給する。
Ｘテコ−５回路ＸＤＥとＹデコーダ回路ＹＤＥはチップ
イネーブル信号ＣＥＩに応答して、アドレス信号ＡＩ’
　＠　Ａｉ’をデコードし、そのデコード結果に対応す
るそれぞれＸデコードバッファＸＢＦとＹデコードバッ
フγＹＢＦを起動させようとする。しかし、Ｘデコード
バッファはパルスＯｗ８の入力がある時間しか作動しな
いようになっている。
Ｘテコ−５回路ＸＤＥ、Ｙデコーダ回路ＹＤＥ　。
Ｘｆ　コ−）’バッファＸＢＦおよびＹデコートバッフ
ァＹＢＦはいずれも周知であるため、その詳細の図示は
省略する。
メモリセルマトリックス部ＭＭＸは、第１図と同様な構
成であり、メモリセルは第２図と同一構成である。第１
図におけるデータ入力系とデータ出力系には、第３図に
おけるそれぞれデータバッファＤＢＦとラッチ回路ＬＡ
Ｔが相当することはいうまでもない。
ラッチ回路ＬＡＴは、メモリセルマトリックス部ＭＭＸ
からの読出信号をパルスｙ５ｎｘ、に応答し工ラッチす
る機能を有し、その構成は周知である。
また、データアウト回路ＤＯＴは書込制御信号ＷＥ′が
読出動作を指定しているときに、チップイネーブル信号
ＣＥＩに応答してラッチ回路ＬＡＴからの出力を外部に
取り出すための回路であり、その構成は周知であるため
、ラッチ回路ＬＡＴと同様に、詳細の図示は省略する。
次に、第８図と第９図に示す波形図に沿って、本実施例
の動作を説明する。
第８図は書込制御信号ＷＥが書込動作を指定するように
変遷（タイミングｔ。）後に、相当の時間を経過して、
タイミングｔ、において書込データ信号Ｄｉが変遷した
場合の主要な波形を示している。
アドレス信号Ａ１は、説明の焦点を明確化するために、
この場合には変遷しないものとした。
アドレス信号Ａｉが変遷しないので、第４図に示したパ
ルス発生回路ＴＤＩにおいてパルス０えＩは発生しない
。タイミングｔ。において、書込制御信号ＷＥが高レベ
ルから低レベルに変遷するのに応答して、第６図に示す
パルス発生回路ＴＤ３において１ｗｘが発生する。パル
ス６ｇのノ＜ルス幅はインバータ３段分の遅延時間に相
当する。
パルス為１はクロック発生回路ＣＬＧに供給され、クロ
ック発生回路ＣＬＧは第７図に示すような構成の結果に
よって、パルスへ、とダＤＬとを発生する。パルス１ｗ
ｓと９１５ＤＬの各ノ（ルス幅は、それぞれインバータ
１０段分と４段分の遅延時間に相当する。また、パルス
へＩとパルス為ルとの位置関係ハ、パルス１ｗｓがパル
スＯＤＬを包含するようになっており、パルス＾、の終
了前に）（ルスＯＤＬが活性化されている。
パルスＯｗ８は、ＸデコーダノくツンアＸＢＦを活性化
し、その出力Ｘｉと、ＹデコーダノくツファＹＢＦの出
力Ｙｉ　とで定まる、メモリマトリックス部ＭＭＸのウ
チの１メモリセルに、このときの書込データ信号Ｄｉを
書き込む。
次に、書込制御信号ＷＥが変遷しない状態で、書込デー
タ信号Ｄｉがタイミングｔ、で変遷した場合を説明する
。このような事態の発生株、スタティックメモリを使用
するシステム環境上、許容さされている。
この場合には、第５図に示し九）くルス発生回路ＴＤ２
において、パルス幅がインノく一夕３段分の遅延時間に
相当するノくルスＤｒｙｌが発、生する。ＩくルスＯＤ
□は、書込データ信号Ｄｉの変造方向の如何を問わず、
同一極性であることは、その生成プロセスを観察するこ
とにより容易にわかる。
パルス九〇は、前述のノくルス１ｗＥと同様外役目をは
だし、メモリセルマトリックス部ＭＭＸのうちの１メモ
リセルに、このときの書込データ信号Ｄｉｔ−書き込む
。このメモリセルは、第８図においては、アドレス信号
Ａ＆は変遷しないため、先に、書込制御信号ＷＥの変遷
に応答して書き込まれたメモリセルと同一であり、その
書込データ自答−二更新されたことになる。
以上に説明した、第８図に基づく２つの書込動作時の―
ずれにおいてもクロック発生回路ＣＬＧからパルスｇ匹
が発生する。ノ（ルス九、は、後述のように、ラッチ回
路を活性化し、ラッチ回路の出力はデータアウト回路Ｄ
ＯＴに入力する力）、この場合には、読み書き制御回路
ＲＷＣが発生する書込制御信号ＷＥ’が低レベルである
ため、データアウト回路ＤＯＴを活性化せず、書込動作
時にメモリセルマトリックス部ＭＭＸのビット線に現わ
れる信号は外部に出方されない。
第９図はタイミングｔ、で書込データ信号Ｄｉが変遷し
た後、タイミングｔ３において書込制御信号ＷＥが読出
動作指定に変遷しかつほぼ時を同じくしてアドレス信号
が変遷した場合の主要な波形を示している。
書込データ信号Ｄｉの変遷に伴なう書込動作は既に述べ
たとおりであり、この書込動作は書込制御信号ＷＥが読
出動作指定に変遷するタイミングｔ１においては終了し
ている。また、書込制御信号ＷＥの読出動作指定への変
遷によっては、パルス発生回路ＴＤ３はパルスＯｗｇを
発生せず、したがってクロック発生回路ＣＬＧはパルス
ダ、８を発生しないことは前述したとおりである。
タイミングｔ、においてアドレス信号Ａｉが変遷すると
、第４図に示したパルス発生回ｎ　Ｔ　Ｄ　１が／＜　
ｆｉｖ　スｌムＩｔａ−生する。パルスダムＩは、パル
ス幅がインバータ３段分の遅延時間に相当し、アドレス
信号Ａｉの変遷方向の如何を問わず同一極性である。
パルスへ１は、前述のパルスタｗＥまたはグＤＸと同じ
役目をはたし、この場合は書込制御信号ＷＢが読出動作
指定であるため、メモリセルマトリックス部ＭＭＸのう
ちの１メそリセルからその記憶内容に相当する読出デー
タがラッチ回路ＬＡＴに入力する。ラッチ回路ＬＡＴは
、パルス１ｗｓに応答したＸデコーダバッファＸＢＦの
活性化、したがってワード線の活性化が終了する以前に
、パルスダＤＬに応答して活性化され、前記読出データ
をラッチする。
ラッチ回路ＬＡＴの出力は、書込制御信号部′（この場
合には筒レベル）に応答して活性化されているデータア
ウト回路ＤＯＴに引きとられ、読出データ信号り。とじ
て外部に出力される。
以上に説明した実施例においては、パルスＯｗｓはＸ７
″；−ダバッンアＸＢＦのみに供給されているが、セン
スアンプにも供給して、前述したような、センスアンプ
を経る貫通電流なも軽減化するようにしてもよい。
（発明の効果） 本発明によれば、以上のような構成の採用によって、ワ
ード線の活性化が書込データ信号の変遷にも応答して行
なえるようになるため書込データ信号の遅延があっても
書込動作の誤りをなくすることができ、またワード線の
活性化は書込制御信号の読出動作指定への変遷によって
は起動されなくなるため、書込制御信号の変遷タイミン
グとアドレス信号の変遷タイミングとの接近によっても
書込動作と読出動作とがオーバーラツプすることを回避
できるようになる。このため、メモリ読み書き動作の信
頼性と速度とを損うことカ＜、メモリ回路の平均動作電
流を減少化できる。
第８図および第９図に示した動作例において明らかの如
く、メモリセルマトリックス部ＭＭＸのワード線はパル
ス１ｗｓの発生時ｍＪのみ活性化される。このため、ワ
ード線の活性化時間かＸデコーダ回路ＸＤＥの出力によ
ってのみ定まる旧来のメモリ回路におけるよりも、前述
したメモリセルの貫通電流を軽減、化できることになる
。
【図面の簡単な説明】
第１図は従来のメモリ回路□□□、第２図はそのメモリ
セル部の回路図、第３図げオ発明の一実施例のクロック
図、第４図ないし第７図は該実施例の各詳細な回路図、
第８図と第９図は該実施例のタイムチャートをそれぞれ
示す。 Ｍｌ、Ｍ２・・・・・・メモリセル、８Ａｘ　、８Ａ２
・・・センスアンプ、ＳＹＩ　、ＳＹ２・・目・・Ｙス
イッチ回路、ＱＩＯ＋　Ｑｏ　＋　Ｃ２０１Ｃ２１１Ｑ
ＳＯｔ　Ｃ８１ｔ　Ｃ４０ｔ　Ｑａ　”・”’　”チャ
ネルトランジスタｓ　Ｑｔｔ＊Ｑ＋５ｔＱｔ４ｓＱｓ！
、ｔＱｓｓ＊Ｑ２２ｔＱｚａ　ｓ　Ｃ２４ｖ　Ｑ２Ｂ　
＋　Ｃ２８＋　Ｑｐａ　Ｆ　Ｑ、４１ｔ　Ｑａ　＋　Ｑ
ｕ　＋　Ｑ、４＋１・・・・・・ヘチャネルトランジス
タ、ＷＬ・・・・・・ワード線、ＢＬ。 ＢＬ、ＢＬＩ　、ＢＬｌ、ＢＬ２．ＢＬ２・・・・・・
ビット線、ＡＢＦ・・・・・・アドレスバッンア、Ｉ）
ＢＦ・・・・・・データバッ７ア、Ｒ，ＷＣ・・・・・
・読み書き制御回路、Ｃ８Ｃ°°°°°゛チップセレク
ト制御回路、ＴＤＩ、ＴＤ２．ＴＤ３・・・・・・パル
ス発生回路、ＣＬＱ・・・・・・クロック発生回路、Ｘ
ＤＥ・旧・・Ｘｆ＝−ｉ回路、ＹＤＢ・・・・・・Ｙデ
コーダ回路、ＸＢＦ・・団・Ｘデコーダバッフ、、ＹＢ
Ｆ・・・・・・Ｙデコーダバ、ンア、ＭＭＸ・・・・・
・メモリセルマトリックス部、ＬＡＴ・・・・・・う、
チ回路、ＤＯＴ・・・・・・データアウト回路。 第２図 第３図 第４図 第７図

Claims (1)

    【特許請求の範囲】
  1. 　記憶素子と、負荷を介して電源に接続されたビット線
    と、前記記憶素子と前記ビット線との間に配置されかつ
    ワード信号に応答するトランスファゲートからなるメモ
    リセル群と、予め定めたパルス幅の単発信号を外部信号
    に応答して発生するクロック発生回路と、前記ワード線
    を前記単発信号に応答して駆動するＸデコーダドライバ
    と、前記ビット線を駆動するＹデコーダドライバとを設
    け、前記トランスファゲートを前記単発信号に応答して
    開くようにしたことを特徴とするメモリ回路。
JP14468484A 1984-07-12 1984-07-12 メモリ回路 Pending JPS6124091A (ja)

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JP14468484A JPS6124091A (ja) 1984-07-12 1984-07-12 メモリ回路
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