JPS61245617A - 電界効果型トランジスタの駆動回路 - Google Patents
電界効果型トランジスタの駆動回路Info
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- JPS61245617A JPS61245617A JP8696185A JP8696185A JPS61245617A JP S61245617 A JPS61245617 A JP S61245617A JP 8696185 A JP8696185 A JP 8696185A JP 8696185 A JP8696185 A JP 8696185A JP S61245617 A JPS61245617 A JP S61245617A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列接続された２個以上の電界効果型トランジ
スタの駆動回路に関する。
スタの駆動回路に関する。
並列接続された２個以上のパワーＭＯ３型の電界効果型
トランジスタをＯＮ状態またはＯＦＦ状態にする駆動回
路を実現させる場合、各電界効果型トランジスタの電流
バランスがとれるように設計することが望ましい。
トランジスタをＯＮ状態またはＯＦＦ状態にする駆動回
路を実現させる場合、各電界効果型トランジスタの電流
バランスがとれるように設計することが望ましい。
この電流バランスはＯＮまたはＯＦＦのスイッチング動
作時の過渡バランスと電界効果型トランジスタに電流が
流れている導通時の定常バランスとがあるが、定常バラ
ンスについては導通時に電流が増加するとＯＮ抵抗が増
大するという特性を電界効果型トランジスタが有してい
るため、特に回路上考慮しなくとも比較的バランスがと
れるようになっている。
作時の過渡バランスと電界効果型トランジスタに電流が
流れている導通時の定常バランスとがあるが、定常バラ
ンスについては導通時に電流が増加するとＯＮ抵抗が増
大するという特性を電界効果型トランジスタが有してい
るため、特に回路上考慮しなくとも比較的バランスがと
れるようになっている。
したがって電界効果型トランジスタの電流バランスにつ
いては特にスイッチング動作時の過渡バランスについて
考慮することが重要な事項となっている。
いては特にスイッチング動作時の過渡バランスについて
考慮することが重要な事項となっている。
しかして従来の電界効果型トランジスタの駆動回路とそ
の動作波形図を第３図ないし第６図に基づいて説明する
。
の動作波形図を第３図ないし第６図に基づいて説明する
。
第３図は従来の並列接続された電界効果型トランジスタ
の駆動回路の１例である。
の駆動回路の１例である。
第３図において、１は第１の電界効果型トランジスタ、
２は第２の電界効果型トランジスタ、３は負荷、４は主
電源、Ｒ１は第１のゲート抵抗、Ｒ２は第２のゲート抵
抗、７は第１及び第２の電界効果型トランジスタ１．２
をＯＮ状態とするためのＯＮ電源、８は第１及び第２の
電界効果型トランジスタ１，２をＯＦＦ状態にするため
のＯＦＦ電源、ＳＷ＋ 、ＳＷ２はスイッチである。
２は第２の電界効果型トランジスタ、３は負荷、４は主
電源、Ｒ１は第１のゲート抵抗、Ｒ２は第２のゲート抵
抗、７は第１及び第２の電界効果型トランジスタ１．２
をＯＮ状態とするためのＯＮ電源、８は第１及び第２の
電界効果型トランジスタ１，２をＯＦＦ状態にするため
のＯＦＦ電源、ＳＷ＋ 、ＳＷ２はスイッチである。
ここにおいて第１の電界効果型トランジスタ１のゲート
Ｇには第１のゲート抵抗Ｒ１が接続され、第２の電界効
果型トランジスタ２のゲートＧには第２のゲート抵抗Ｒ
２が接続され、この第１及び第２の電界効果型トランジ
スタ１，２のドレインＤとソースＳに主電源４と負荷３
が直列に接続されている。
Ｇには第１のゲート抵抗Ｒ１が接続され、第２の電界効
果型トランジスタ２のゲートＧには第２のゲート抵抗Ｒ
２が接続され、この第１及び第２の電界効果型トランジ
スタ１，２のドレインＤとソースＳに主電源４と負荷３
が直列に接続されている。
一方マイナス側が共通になるように直列に接続されたＯ
Ｎ電源７とＯＦＦ電源８のＯＮ電源のプラス側はスイッ
チＳ Ｗ １を介して第１のゲート抵抗Ｒ菫と第２のゲ
ート抵抗Ｒ２に接続され、ＯＮ電源７とＯＦＦ電源８の
マイナス側はスイッチＳＷ２を介して第１のゲート抵抗
Ｒ１と第２のゲート抵抗Ｒ２に接続されている。
Ｎ電源７とＯＦＦ電源８のＯＮ電源のプラス側はスイッ
チＳ Ｗ １を介して第１のゲート抵抗Ｒ菫と第２のゲ
ート抵抗Ｒ２に接続され、ＯＮ電源７とＯＦＦ電源８の
マイナス側はスイッチＳＷ２を介して第１のゲート抵抗
Ｒ１と第２のゲート抵抗Ｒ２に接続されている。
一方ＯＦＦ電源８のプラス側は第１及び第２の電界効果
型トランジスタ１，２のソースＳに接続されている。
型トランジスタ１，２のソースＳに接続されている。
このような回路構成において第１及び第２の電界効果型
トランジスタ１．２をＯＦＦ状態とした時の第１の電界
効果型トランジスタ１のゲートＧとソースＳ間の電圧■
ＣＴＳ１、第２の電界効果型トランジスタ２のゲートＧ
とソースＳ間の電圧■Ｃｒ５２、第１の電界効果型トラ
ンジスタのドレイン電流１ｎｌ、第２の電界効果型トラ
ンジスタのドレイン電流Ｉ Ｏ２’（７）動作を第４図
に示す動作波形に基づいて説明する。
トランジスタ１．２をＯＦＦ状態とした時の第１の電界
効果型トランジスタ１のゲートＧとソースＳ間の電圧■
ＣＴＳ１、第２の電界効果型トランジスタ２のゲートＧ
とソースＳ間の電圧■Ｃｒ５２、第１の電界効果型トラ
ンジスタのドレイン電流１ｎｌ、第２の電界効果型トラ
ンジスタのドレイン電流Ｉ Ｏ２’（７）動作を第４図
に示す動作波形に基づいて説明する。
第４図ａにおいて時間ｔ＝ｔｌでスイッチＳＷ１をＯＦ
Ｆ、スイッチＳ Ｗ ２をＯＮにすると、ＯＮ状態とな
っている第１及び第２の電界効果型トランジスタ１，２
のゲートＧとソースＳ間にＯＦＦ電源８の電圧−Ｖ２が
かかり、第１．第２の電界効果型トランジスタ１．２の
ゲートＧとソースの電圧Ｖｃｒ３１．ＶＧ−５２は第４
図（ｂ）に示すようにＯＦＦ電源８の電圧−■２に向か
って下降する。
Ｆ、スイッチＳ Ｗ ２をＯＮにすると、ＯＮ状態とな
っている第１及び第２の電界効果型トランジスタ１，２
のゲートＧとソースＳ間にＯＦＦ電源８の電圧−Ｖ２が
かかり、第１．第２の電界効果型トランジスタ１．２の
ゲートＧとソースの電圧Ｖｃｒ３１．ＶＧ−５２は第４
図（ｂ）に示すようにＯＦＦ電源８の電圧−■２に向か
って下降する。
この過程において第１の電界効果型トランジスタ１のス
レショルド電圧ＶＴＨＩと第２の電界効果型トランジス
タ１のスレショルド電圧Ｖ Ｔ Ｈ２が異なるので、第
１の電界効果型トランジスタ１のゲートＧとソースＳ間
の電圧Ｖ（６ｓ １の方が第２の電界効果型トランジス
タ２のゲートＧとソースＳ間の電圧Ｖにｓ２より先に時
間ｔ＝ｔ２でスレショルド電圧ＶＴＨＩに達し、この時
第４図（Ｃ）に示すように第１の電界効果型トランジス
タ１のドレイン電流Ｉｎ＋は流れないようになるが、第
２の電界効果型トランジスタ２の方は、電圧■ＣＴ Ｓ
２がスレショＪＬ／ド電圧ＶＧＳ２に達していないた
めドレイン電流ＴＤ２がまだ流れていることになる。
レショルド電圧ＶＴＨＩと第２の電界効果型トランジス
タ１のスレショルド電圧Ｖ Ｔ Ｈ２が異なるので、第
１の電界効果型トランジスタ１のゲートＧとソースＳ間
の電圧Ｖ（６ｓ １の方が第２の電界効果型トランジス
タ２のゲートＧとソースＳ間の電圧Ｖにｓ２より先に時
間ｔ＝ｔ２でスレショルド電圧ＶＴＨＩに達し、この時
第４図（Ｃ）に示すように第１の電界効果型トランジス
タ１のドレイン電流Ｉｎ＋は流れないようになるが、第
２の電界効果型トランジスタ２の方は、電圧■ＣＴ Ｓ
２がスレショＪＬ／ド電圧ＶＧＳ２に達していないた
めドレイン電流ＴＤ２がまだ流れていることになる。
したがって第２の電界効果型トランジスタ２のゲートＧ
とソースＳ間の電圧ＶＣｒＳ２がスレショルド電圧Ｖ
Ｔ Ｈ２に達する時間すなわちｔ＝ｔ３に至るまでの間
第２の電界効果型トランジスタ２のドレイン電流１０２
は大きく流れてしまうことになる。
とソースＳ間の電圧ＶＣｒＳ２がスレショルド電圧Ｖ
Ｔ Ｈ２に達する時間すなわちｔ＝ｔ３に至るまでの間
第２の電界効果型トランジスタ２のドレイン電流１０２
は大きく流れてしまうことになる。
このようにゲート抵抗を別々にする回路構成においては
電界効果型トランジスタをＯＮ状態にする場合には、ゲ
ート抵抗が別々のため第１の電界効果型トランジスタの
ゲートＧとソースＳ間の電圧ＶＣ，Ｓ、と第２の電界効
果型トランジスタのゲ−）ＧとソースＳ間の電圧Ｖ Ｃ
Ｔ Ｓ ２は互いの影響を受けずに立ち上がり、電流バ
ランスがとれているがＯＦＦ状態にする場合には上記説
明のように電流バランスがとれない。
電界効果型トランジスタをＯＮ状態にする場合には、ゲ
ート抵抗が別々のため第１の電界効果型トランジスタの
ゲートＧとソースＳ間の電圧ＶＣ，Ｓ、と第２の電界効
果型トランジスタのゲ−）ＧとソースＳ間の電圧Ｖ Ｃ
Ｔ Ｓ ２は互いの影響を受けずに立ち上がり、電流バ
ランスがとれているがＯＦＦ状態にする場合には上記説
明のように電流バランスがとれない。
次に並列接続された電界効果型トランジスタの駆動回路
の他の１例を第５図に基づいて説明する。
の他の１例を第５図に基づいて説明する。
第５図に示すようにこの電界効果型トランジスタの駆動
回路では第１の電界効果型トランジスタ１のゲートＧと
第２の電界効果型トランジスタ２のゲー）Ｇには共通の
ゲート抵抗Ｒ３が接続されている。
回路では第１の電界効果型トランジスタ１のゲートＧと
第２の電界効果型トランジスタ２のゲー）Ｇには共通の
ゲート抵抗Ｒ３が接続されている。
このような回路構成においてスイッチＳＷ１をＯＮにし
スイッチＳＷ２を０ＦＦ１．、て第１の電界効果型トラ
ンジスタｌのゲートＧとソー人間及び第２の電界効果型
トランジスタ２のゲートＧとソースＳ間にＯＮ電源７の
電圧■１を印加したときのゲートＧとソー人間の電圧Ｖ
ｃｌｓとドレイン電流ＴＤの動作波形を第６図に基づい
て説明する。
スイッチＳＷ２を０ＦＦ１．、て第１の電界効果型トラ
ンジスタｌのゲートＧとソー人間及び第２の電界効果型
トランジスタ２のゲートＧとソースＳ間にＯＮ電源７の
電圧■１を印加したときのゲートＧとソー人間の電圧Ｖ
ｃｌｓとドレイン電流ＴＤの動作波形を第６図に基づい
て説明する。
第６図において、第６図（ａ）に示すように時間ｔ −
ｔ ４でスイッチＳ Ｗ ＋をＯＮにしスイッチＳＷ２
を、ＯＦＦにすると第６図（ｂ）に示すように第１の電
界効果型トランジスタ１のゲートＧとソースＳ間の電圧
■Ｃｒ５１及び第２の電界効果型トランジスタ２のゲー
トＧとソースＳ間の電圧ＶＣＴＳ２はＯＮ電源７の電圧
■１に向かって上昇する。この過程において第１の電界
効果型トランジスタ１のスレショルド電圧ｖＴＨ１と第
２の電界効果型トランジスタ２のスレショルド電圧ＶＴ
Ｈ２と異なるため第１の電界効果型トランジスタ１のゲ
ートＧとソースＳ間の電圧Ｖｃ、ｓ、の方が第２の電界
効果型トランジスタ２のゲートＧとソースＳ間の電圧Ｖ
（ｘ Ｓ２より先にスレショルド電圧ＶＴＨ＋に達す
ることになり、第１の電界効果型トランジスタ１のゲー
トＧとソースＳ間の電圧ＶＣｒｓＩがスレショルド電圧
ＶＴＨＩに達した時すなわち時間ｔ＝ｔｓでは第６図（
Ｃ）に示すように第１の電界効果型トランジスタ１のド
レイン電流Ｉｎ＋が流れ始めるが第２の電界効果型トラ
ンジスタ２のドレイン電流１０２はまだ流れるようには
ならない。
ｔ ４でスイッチＳ Ｗ ＋をＯＮにしスイッチＳＷ２
を、ＯＦＦにすると第６図（ｂ）に示すように第１の電
界効果型トランジスタ１のゲートＧとソースＳ間の電圧
■Ｃｒ５１及び第２の電界効果型トランジスタ２のゲー
トＧとソースＳ間の電圧ＶＣＴＳ２はＯＮ電源７の電圧
■１に向かって上昇する。この過程において第１の電界
効果型トランジスタ１のスレショルド電圧ｖＴＨ１と第
２の電界効果型トランジスタ２のスレショルド電圧ＶＴ
Ｈ２と異なるため第１の電界効果型トランジスタ１のゲ
ートＧとソースＳ間の電圧Ｖｃ、ｓ、の方が第２の電界
効果型トランジスタ２のゲートＧとソースＳ間の電圧Ｖ
（ｘ Ｓ２より先にスレショルド電圧ＶＴＨ＋に達す
ることになり、第１の電界効果型トランジスタ１のゲー
トＧとソースＳ間の電圧ＶＣｒｓＩがスレショルド電圧
ＶＴＨＩに達した時すなわち時間ｔ＝ｔｓでは第６図（
Ｃ）に示すように第１の電界効果型トランジスタ１のド
レイン電流Ｉｎ＋が流れ始めるが第２の電界効果型トラ
ンジスタ２のドレイン電流１０２はまだ流れるようには
ならない。
したがって第２の電界効果型トランジスタ２のゲートＧ
とソースＳ間の電圧Ｖ ｃ、 Ｓ ２がスレショルド電
圧ＶＴＨ２に達するまでの時間すなわち時間１＝１．に
至るまでの間、第１の電界効果型トランジスタ１のドレ
イン電流ＩＤ＋のみが一方的に流れることになり、第１
の電界効果型トランジスタ１のドレイン電流ＩＤ＋が大
きく流れることになる。
とソースＳ間の電圧Ｖ ｃ、 Ｓ ２がスレショルド電
圧ＶＴＨ２に達するまでの時間すなわち時間１＝１．に
至るまでの間、第１の電界効果型トランジスタ１のドレ
イン電流ＩＤ＋のみが一方的に流れることになり、第１
の電界効果型トランジスタ１のドレイン電流ＩＤ＋が大
きく流れることになる。
このようにゲート抵抗を共通にする回路構成においては
電界効果型トランジスタをＯＦＦ状筋にする場合にはゲ
ート抵抗が共通のため、ゲート間の電圧が相互に影響し
合い、第１の電界効果型トランジスタのゲートＧとソー
スＳ間の電圧Ｖ（、ｓｌが第２の電界効果型トランジス
タのゲートＧとソースＳ間の電圧Ｖにｓ２以下になると
、この電圧ＶｃＴＳ２の電荷が急にひき抜かれてＯＦＦ
状態の電流バランスがとれるようになっている。しかし
ながらＯＮ状態とする場合には上記説明のように電流バ
ランスがとれないことになる。
電界効果型トランジスタをＯＦＦ状筋にする場合にはゲ
ート抵抗が共通のため、ゲート間の電圧が相互に影響し
合い、第１の電界効果型トランジスタのゲートＧとソー
スＳ間の電圧Ｖ（、ｓｌが第２の電界効果型トランジス
タのゲートＧとソースＳ間の電圧Ｖにｓ２以下になると
、この電圧ＶｃＴＳ２の電荷が急にひき抜かれてＯＦＦ
状態の電流バランスがとれるようになっている。しかし
ながらＯＮ状態とする場合には上記説明のように電流バ
ランスがとれないことになる。
〔発明が解決しようとする問題点３
以上述べたように第１の電界効果型トランジスタ１に接
続するゲート抵抗と第２の電界効果型トランジスタ２に
接続するゲート抵抗とを別々にすると、第１及び第２の
電界効果型トランジスタ１゜２をＯＦＦ状態にするとき
のドレイン電流が大きくくずれて電流バランスがとれな
い問題が生しる。
続するゲート抵抗と第２の電界効果型トランジスタ２に
接続するゲート抵抗とを別々にすると、第１及び第２の
電界効果型トランジスタ１゜２をＯＦＦ状態にするとき
のドレイン電流が大きくくずれて電流バランスがとれな
い問題が生しる。
また第１の電界効果型トランジスタ１に接続するゲート
抵抗と第２の電界効果型トランジスタ２に接続するゲー
ト抵抗を共通にすると第１及び第２の電界効果型トラン
ジスタ１，２をＯＮ状態とするときのドレイン電流Ｉｎ
、が大きくくずれて電流バランスがとれない問題が生じ
る。
抵抗と第２の電界効果型トランジスタ２に接続するゲー
ト抵抗を共通にすると第１及び第２の電界効果型トラン
ジスタ１，２をＯＮ状態とするときのドレイン電流Ｉｎ
、が大きくくずれて電流バランスがとれない問題が生じ
る。
そこで本発明は第１及び第２の電界効果型トランジスタ
１，２をＯＮ状態にするときもＯＦＦ状態にするときも
電流の過渡バランスがとれる駆動回路を得ることを目的
としている。
１，２をＯＮ状態にするときもＯＦＦ状態にするときも
電流の過渡バランスがとれる駆動回路を得ることを目的
としている。
このため本発明は２個の電界効果型トランジスタのゲー
ト側の電圧を制御する第１の出力端子を備えた切換回路
の上記第１の出力端子を、ダイオードと抵抗とからなる
第１．第２の直列回路を介して各電界効果型トランジス
タのゲートに接続し、かつ各電界効果型トランジスタの
ゲートを、それぞれのダイオードから共通の抵抗を介し
て上記第１の出力端子に接続したことを特徴としている
。
ト側の電圧を制御する第１の出力端子を備えた切換回路
の上記第１の出力端子を、ダイオードと抵抗とからなる
第１．第２の直列回路を介して各電界効果型トランジス
タのゲートに接続し、かつ各電界効果型トランジスタの
ゲートを、それぞれのダイオードから共通の抵抗を介し
て上記第１の出力端子に接続したことを特徴としている
。
切換回路により第１．第２電界効果型トランジスタをＯ
Ｎ状態とする場合には第１．第２直列回路を介してゲー
トＧとソースＳ間に正の電圧を加えるため、第１．第２
電界効果型トランジスタのゲートＧとソースＳ間の電圧
Ｖ＆Ｓｌ、Ｖｑｓ２は互いの影響を受けずに立ち上がり
電流バランスがとれることになる。
Ｎ状態とする場合には第１．第２直列回路を介してゲー
トＧとソースＳ間に正の電圧を加えるため、第１．第２
電界効果型トランジスタのゲートＧとソースＳ間の電圧
Ｖ＆Ｓｌ、Ｖｑｓ２は互いの影響を受けずに立ち上がり
電流バランスがとれることになる。
また切換回路により第１．第２電界効果型トランジスタ
をＯＦＦ状態にする場合には共通のゲート抵抗を介して
ゲートＧとソースＳ間の電圧ｖｃＫ３１、ＶＣｒＳ２が
立ち下がるため、互いの影響を受けて電流バランスがと
れることになる。
をＯＦＦ状態にする場合には共通のゲート抵抗を介して
ゲートＧとソースＳ間の電圧ｖｃＫ３１、ＶＣｒＳ２が
立ち下がるため、互いの影響を受けて電流バランスがと
れることになる。
以下第１図及び第２図に基づいて本発明の一実施例を説
明する。
明する。
第１図において、ｌはパワーＭＯ３型の第１の電界効果
型トランジスタ、２はパワーＭＯ３型の第２の電界効果
型トランジスタ、３は負荷、４は主電源、Ｒ１は第１の
ゲート抵抗、Ｒ２は第２のゲート抵抗、Ｒ３は共通のゲ
ート抵抗、Ｄ＋、Ｄ２、Ｄ３．Ｄ４はダイオード、７は
第１及び第２の電界効果型トランジスタ１，２をＯＮ状
態とするためのＯＮ電源、８は第１及び第２の電界効果
型トランジスタ１．２をＯＦＦ状態とするためのＯＦＦ
電源、ＳＷ＋ 、ＳＷ２はスイッチである。
型トランジスタ、２はパワーＭＯ３型の第２の電界効果
型トランジスタ、３は負荷、４は主電源、Ｒ１は第１の
ゲート抵抗、Ｒ２は第２のゲート抵抗、Ｒ３は共通のゲ
ート抵抗、Ｄ＋、Ｄ２、Ｄ３．Ｄ４はダイオード、７は
第１及び第２の電界効果型トランジスタ１，２をＯＮ状
態とするためのＯＮ電源、８は第１及び第２の電界効果
型トランジスタ１．２をＯＦＦ状態とするためのＯＦＦ
電源、ＳＷ＋ 、ＳＷ２はスイッチである。
ここにおいて、ＯＮ電源７にはスイッチＳＷＩとスイッ
チＳＷ２とが直列に接続され、またＯＦＦ電源８のマイ
ナス側がＯＮ電源７のマイナス側に接続されている。
チＳＷ２とが直列に接続され、またＯＦＦ電源８のマイ
ナス側がＯＮ電源７のマイナス側に接続されている。
このＯＮ電源７’、ＯＦＦ電源８．スイッチＳＷ１、ス
イッチＳＷ２は正負の電圧を出力する切換回路９を構成
していて、スイッチＳＷ １とスイッチＳＷ２の接続点
は切換回路９の第１の出力端子９ａとなり、ＯＦＦ電源
８のプラス側が第２の出力端子９ｂとなっている。
イッチＳＷ２は正負の電圧を出力する切換回路９を構成
していて、スイッチＳＷ １とスイッチＳＷ２の接続点
は切換回路９の第１の出力端子９ａとなり、ＯＦＦ電源
８のプラス側が第２の出力端子９ｂとなっている。
この第１の出力端子９ａと第１の電界効果型トランジス
タ１のゲートＧの間には第１のダイオードＤ、と第１の
ゲート抵抗Ｒ１とからなる第１の直列回路が接続され、
第１の出力端子と第２の電界効果型トランジスタ２のゲ
ートＧとの間には第２のダイオードＤ２と第２のゲート
抵抗Ｒ２とからなる第２の直列回路が接続されている。
タ１のゲートＧの間には第１のダイオードＤ、と第１の
ゲート抵抗Ｒ１とからなる第１の直列回路が接続され、
第１の出力端子と第２の電界効果型トランジスタ２のゲ
ートＧとの間には第２のダイオードＤ２と第２のゲート
抵抗Ｒ２とからなる第２の直列回路が接続されている。
また第１の出力端子９ａには共通のゲート抵抗Ｒ３の一
方の端子が接続されていて、この共通のゲート抵抗Ｒ３
の他方の端子から第３のダイオードＤ３を介して第１の
、電界効果型トランジスタ１のゲートに接続され、また
この共通のゲート抵抗Ｒ３の他方の端子から第４のダイ
オードＤ４を介して第２の電界効果型トランジスタ２の
ゲートに接続されている。
方の端子が接続されていて、この共通のゲート抵抗Ｒ３
の他方の端子から第３のダイオードＤ３を介して第１の
、電界効果型トランジスタ１のゲートに接続され、また
この共通のゲート抵抗Ｒ３の他方の端子から第４のダイ
オードＤ４を介して第２の電界効果型トランジスタ２の
ゲートに接続されている。
ここに第１．第２のダイオードＤＩ、Ｄ２は第１、第２
の電界効果型トランジスタ１．２のゲートＧに向かう方
向が順方向となるように接続され、第３．第４のダイオ
ードＤ３．Ｄ４は第１．第２の電界効果型トランジスタ
１．２のゲートＧに向かう方向が逆方向となるように接
続されている。
の電界効果型トランジスタ１．２のゲートＧに向かう方
向が順方向となるように接続され、第３．第４のダイオ
ードＤ３．Ｄ４は第１．第２の電界効果型トランジスタ
１．２のゲートＧに向かう方向が逆方向となるように接
続されている。
一方切換回路９の第２の出力端子９ｂすなわち０、Ｆ
Ｆ電源８のプラス側は第１．第２の電界効果型トランジ
スタ１．２のソースＳに接続されるとともに主電源４の
マイナス側に接続されている。
Ｆ電源８のプラス側は第１．第２の電界効果型トランジ
スタ１．２のソースＳに接続されるとともに主電源４の
マイナス側に接続されている。
この主電源４のプラス側は負荷３を介して第１゜第２の
電界効果型トランジスタ１．２のドレインＤに接続され
ている。
電界効果型トランジスタ１．２のドレインＤに接続され
ている。
このような回路構成における動作を第２図に基づいて説
明する。
明する。
まず第２図（ａ ）に示すようにスイッチＳＷ１をＯＮ
、スイッチＳＷ２をＯＦＦにして切換回路の第１の出力
端子をプラス、第２の出力端子をマイナスにし、第１．
第２の電界効果型トランジスタ１，２をＯＮ状態とする
。
、スイッチＳＷ２をＯＦＦにして切換回路の第１の出力
端子をプラス、第２の出力端子をマイナスにし、第１．
第２の電界効果型トランジスタ１，２をＯＮ状態とする
。
このとき、第１．第２のダイオードＤＩ、’Ｄ２は順方
向となっていて第３．第４のダイオードＤ３、Ｄ４は逆
方向となっているため第１の直列回路と第２の直列回路
を介して第１．第２の電界効果型トランジスタ１，２の
ゲートＧとソースＳ間に正の電圧が加わることになる。
向となっていて第３．第４のダイオードＤ３、Ｄ４は逆
方向となっているため第１の直列回路と第２の直列回路
を介して第１．第２の電界効果型トランジスタ１，２の
ゲートＧとソースＳ間に正の電圧が加わることになる。
この結果第２図（ｂ）に示すように、ゲート抵抗を別々
にした第３図の回路と同様に第１の電界効果型トランジ
スタｌのゲートＧとソースＳ間の電圧Ｖ（）！＋ １と
第２の電界効果型トランジスタ２のゲートＧとソースＳ
間の電圧Ｖ Ｇ−３２は互いの影響を受けずに立ち上が
り、ドレイン電流Ｄ＋。
にした第３図の回路と同様に第１の電界効果型トランジ
スタｌのゲートＧとソースＳ間の電圧Ｖ（）！＋ １と
第２の電界効果型トランジスタ２のゲートＧとソースＳ
間の電圧Ｖ Ｇ−３２は互いの影響を受けずに立ち上が
り、ドレイン電流Ｄ＋。
Ｄ２の電流バランスがとれることになる。
また第２図（ａ）に示すようにＳ Ｗ １をＯＦＦ、ス
イッチＳ Ｗ ２をＯＮにして切換回路の第１の出力端
子をマイナス、第２の出力端子をプラスにし第１．第２
の電界効果型トランジスタＩ、２をＯＦＦ状態にする。
イッチＳ Ｗ ２をＯＮにして切換回路の第１の出力端
子をマイナス、第２の出力端子をプラスにし第１．第２
の電界効果型トランジスタＩ、２をＯＦＦ状態にする。
このとき第１．第２のダイオードＤＩ、Ｄ２は逆方向と
なっていて、第３．第４のダイオードＤ３、Ｄ４は順方
向となっているため、共通のゲート抵抗Ｒ３を介して第
１．第２の電界効果型トランジスタのゲートＧとソース
Ｓ間の電圧Ｖｃ＋−ｓ＋。
なっていて、第３．第４のダイオードＤ３、Ｄ４は順方
向となっているため、共通のゲート抵抗Ｒ３を介して第
１．第２の電界効果型トランジスタのゲートＧとソース
Ｓ間の電圧Ｖｃ＋−ｓ＋。
■Ｇｓ２の電荷がひき抜かれることになる。
この結果第２図（Ｃ）に示すようにこのゲートＧとソー
スＳ間の電圧Ｖｃ；Ｓｔ、ＶｃＴ３２は相互に影響し合
って同電位となりドレイン電流Ｔｏ＋。
スＳ間の電圧Ｖｃ；Ｓｔ、ＶｃＴ３２は相互に影響し合
って同電位となりドレイン電流Ｔｏ＋。
１０２の電流バランスがとれることになる。
以上述べたように本発明によれば、切換回路における電
界効果型トランジスタのゲート電圧を制御する第１の出
力端子をダイオードと抵抗からなる第１．第２の直列回
路を介して各電界効果型トランジスタのゲートに接続し
、かつ各電界効果型トランジスタのゲートをそれぞれの
ダイオードから共通の抵抗を介して上記第１の出力端子
に接続するように構成したので電界効果型トランジスタ
をＯＮ状態とする時もＯＦＦ状態とするときも電流の過
渡バランスがとれる効果がある。
界効果型トランジスタのゲート電圧を制御する第１の出
力端子をダイオードと抵抗からなる第１．第２の直列回
路を介して各電界効果型トランジスタのゲートに接続し
、かつ各電界効果型トランジスタのゲートをそれぞれの
ダイオードから共通の抵抗を介して上記第１の出力端子
に接続するように構成したので電界効果型トランジスタ
をＯＮ状態とする時もＯＦＦ状態とするときも電流の過
渡バランスがとれる効果がある。
第１図は本発明の１実施例を示す回路図、第２図は第１
図の回路における動作波形図、第３図は従来の駆動回路
図、第４図は第３図の回路における動作波形図、第５図
は従来の他の駆動回路図、第６図は第５図の回路図にお
ける動作波形図である。 １・・・・・・第１の電界効果型トランジスタ、２・・
・・・・第２の電界効果型トランジスタ、９・・・・・
・切換回路、９ａ・・・・・・第１の出力端子、９ｂ・
・・・・・第２の出力端子、Ｒ１・・・・・・第１のゲ
ート抵抗、Ｒ２・・・・・・第２のゲート抵抗、Ｒ３・
・・・・・共通のゲート抵抗。 代理人 大音 増雄（ほか２名） Ｌ １で トψ郵 ｖ−〉 ｔト邑兎Ｊ 娑ｊ′ ニ 手続補正書６甲匍１１３ 昭和 年 月 日
図の回路における動作波形図、第３図は従来の駆動回路
図、第４図は第３図の回路における動作波形図、第５図
は従来の他の駆動回路図、第６図は第５図の回路図にお
ける動作波形図である。 １・・・・・・第１の電界効果型トランジスタ、２・・
・・・・第２の電界効果型トランジスタ、９・・・・・
・切換回路、９ａ・・・・・・第１の出力端子、９ｂ・
・・・・・第２の出力端子、Ｒ１・・・・・・第１のゲ
ート抵抗、Ｒ２・・・・・・第２のゲート抵抗、Ｒ３・
・・・・・共通のゲート抵抗。 代理人 大音 増雄（ほか２名） Ｌ １で トψ郵 ｖ−〉 ｔト邑兎Ｊ 娑ｊ′ ニ 手続補正書６甲匍１１３ 昭和 年 月 日
Claims (1)
- 【特許請求の範囲】 並列接続された少なくとも２個の電界効果 型トランジスタから成るスイッチング回路と、上記各電
界効果型トランジスタのゲート側電圧を制御する第１の
出力端子を有する切換回路とを備えた駆動回路において
、上記第１の出力端子を、ダイオードと抵抗とからなる
第１、第２の直列回路を介して各電界効果型トランジス
タのゲートに接続し、かつ各電界効果型トランジスタの
ゲートを、それぞれのダイオードから共通の抵抗を介し
て上記第１の出力端子に接続したことを特徴とする電界
効果型トランジスタの駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8696185A JPS61245617A (ja) | 1985-04-23 | 1985-04-23 | 電界効果型トランジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8696185A JPS61245617A (ja) | 1985-04-23 | 1985-04-23 | 電界効果型トランジスタの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61245617A true JPS61245617A (ja) | 1986-10-31 |
Family
ID=13901467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8696185A Pending JPS61245617A (ja) | 1985-04-23 | 1985-04-23 | 電界効果型トランジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61245617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124595A (en) * | 1991-06-10 | 1992-06-23 | Josh Mandelcorn | Gate drive bias circuit for MOSFET power switches |
| JP4764592B2 (ja) * | 2000-12-27 | 2011-09-07 | シーティー−コンセプト・ホールディング・アクチェンゲゼルシャフト | 直列および並列に接続された電力半導体スイッチを動的に平衡化する方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543688A (en) * | 1978-09-22 | 1980-03-27 | Fujitsu Ltd | Fourier conversion device |
-
1985
- 1985-04-23 JP JP8696185A patent/JPS61245617A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543688A (en) * | 1978-09-22 | 1980-03-27 | Fujitsu Ltd | Fourier conversion device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124595A (en) * | 1991-06-10 | 1992-06-23 | Josh Mandelcorn | Gate drive bias circuit for MOSFET power switches |
| JP4764592B2 (ja) * | 2000-12-27 | 2011-09-07 | シーティー−コンセプト・ホールディング・アクチェンゲゼルシャフト | 直列および並列に接続された電力半導体スイッチを動的に平衡化する方法 |
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