JPS61249162A - 入力装置 - Google Patents
入力装置Info
- Publication number
- JPS61249162A JPS61249162A JP8994385A JP8994385A JPS61249162A JP S61249162 A JPS61249162 A JP S61249162A JP 8994385 A JP8994385 A JP 8994385A JP 8994385 A JP8994385 A JP 8994385A JP S61249162 A JPS61249162 A JP S61249162A
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- Japan
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- data
- control
- signal
- line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、主処理装置にインタフェースする処理装置
との情報を転送する入力装置に関するものである。
との情報を転送する入力装置に関するものである。
従来、この種の装置では、主処理装置、すなわち、メイ
ンＣＰＵとインタフェ−スする副処理装置、すなわち、
サブＣＰＵとのデータ交換および制御コマンドとのＩｌ
ｏは、データバス、アドレスバス、コントロールバスと
が相互に連絡して、データバスを介してデータが入出力
され、コントロールバスを介してコントロール信号が各
Ｉ１０機器に連絡されるように構成されている。このた
め、・例えば８ビット機器において“、データＡＯ〜Ａ
１からメインＣＰＵに対して８ビツトデータを送出する
場合は、通常、独立したＩＲＱ端子よりメインＣＰＵに
割り込みをかけるように構成されているのが通例である
。− 〔発明が解決しようとする問題点〕 このため、各機器間を拡張しようとすると４すなわち、
システムをバージョンアップさせる場合に、ポート数が
゛限定されるため１期待できる機能を限定しなければな
らない、また、メインＣＰＵとサブＣＰＵ間のコントロ
ール状態を示す信号線も同様に増加するため、ポート数
が大幅に増加してしまう等の問題点かった。
ンＣＰＵとインタフェ−スする副処理装置、すなわち、
サブＣＰＵとのデータ交換および制御コマンドとのＩｌ
ｏは、データバス、アドレスバス、コントロールバスと
が相互に連絡して、データバスを介してデータが入出力
され、コントロールバスを介してコントロール信号が各
Ｉ１０機器に連絡されるように構成されている。このた
め、・例えば８ビット機器において“、データＡＯ〜Ａ
１からメインＣＰＵに対して８ビツトデータを送出する
場合は、通常、独立したＩＲＱ端子よりメインＣＰＵに
割り込みをかけるように構成されているのが通例である
。− 〔発明が解決しようとする問題点〕 このため、各機器間を拡張しようとすると４すなわち、
システムをバージョンアップさせる場合に、ポート数が
゛限定されるため１期待できる機能を限定しなければな
らない、また、メインＣＰＵとサブＣＰＵ間のコントロ
ール状態を示す信号線も同様に増加するため、ポート数
が大幅に増加してしまう等の問題点かった。
この発明は、上記の問題点を解消するためになされたも
ので、メインＣＰＵの指令に応じて機能するサブＣＰＵ
との制御コマンドとデータとの■／６を、１つのデータ
ラインで共有することにより、論理的ポート数を増加さ
せることができる入力装置を提供することを目的とする
。
ので、メインＣＰＵの指令に応じて機能するサブＣＰＵ
との制御コマンドとデータとの■／６を、１つのデータ
ラインで共有することにより、論理的ポート数を増加さ
せることができる入力装置を提供することを目的とする
。
この発明に係る入力装置は、１つのライン上で、コント
ロール信号とデータ信号またはコントロール信号とコン
トロール信号を相互に連絡させ、データラインのモード
を複合的に制御するデータ制御手段を、主処理装置およ
び副処理装置に設けたものである。
ロール信号とデータ信号またはコントロール信号とコン
トロール信号を相互に連絡させ、データラインのモード
を複合的に制御するデータ制御手段を、主処理装置およ
び副処理装置に設けたものである。
この発明においては、主処理装置および副処理装置に設
けるデータ制御手段が、コントロール信号とデータ信号
またはコントロール信号とコントロール信号を相互に連
絡させるように、１つのラインのモードを複合的に制御
する。
けるデータ制御手段が、コントロール信号とデータ信号
またはコントロール信号とコントロール信号を相互に連
絡させるように、１つのラインのモードを複合的に制御
する。
゛ 第１図はこの発明の一実施例を示す入力装置の制御
ブロック図であり、１はデータ制御手段を有するメイン
ＣＰＵで、処理部ＭＰＵ 、第２図（ａ）に示す制御手
順を記憶したＲＯＭ１ａ、データを格納するＲＡＭ１ｂ
等を有するとともに、例えば８ビツトで処理を行うため
のデータラインＭＤｏ−ＭＤ７を有している。２はデー
タ制御手段を有するサブＣＰＵで、メインＣＰＵＩに従
属して機能し、例えばキーボード等に設けられるもので
、処理部ＭＰＵ 、第２図（ｂ）に示すキーボード処理
手順を記憶したＲＯＭ２ａ 、キーデータ等を取り込む
ＲＡＭ２ｂを有し、８ビー／ ）のデータラインＤＯ＃
Ｄ７を有している。サブＣＰＵ２は、データ送出前に、
データラインＤｏをｒＯＪにａ定し、ｔｔ、ｈち、ｒｌ
ｏｏｏｏｏｏｏＪをメインＣＰＵＩのデータラインＭＤ
ｏＮＭＤｌに送出して、データ要求ＩＯＱの旨を通知す
るものである。なお、アドレスライン等は省略しである
。
ブロック図であり、１はデータ制御手段を有するメイン
ＣＰＵで、処理部ＭＰＵ 、第２図（ａ）に示す制御手
順を記憶したＲＯＭ１ａ、データを格納するＲＡＭ１ｂ
等を有するとともに、例えば８ビツトで処理を行うため
のデータラインＭＤｏ−ＭＤ７を有している。２はデー
タ制御手段を有するサブＣＰＵで、メインＣＰＵＩに従
属して機能し、例えばキーボード等に設けられるもので
、処理部ＭＰＵ 、第２図（ｂ）に示すキーボード処理
手順を記憶したＲＯＭ２ａ 、キーデータ等を取り込む
ＲＡＭ２ｂを有し、８ビー／ ）のデータラインＤＯ＃
Ｄ７を有している。サブＣＰＵ２は、データ送出前に、
データラインＤｏをｒＯＪにａ定し、ｔｔ、ｈち、ｒｌ
ｏｏｏｏｏｏｏＪをメインＣＰＵＩのデータラインＭＤ
ｏＮＭＤｌに送出して、データ要求ＩＯＱの旨を通知す
るものである。なお、アドレスライン等は省略しである
。
３はコントロール線で、初期化時には、メインＣＰＵ１
はサブＣＰＵ２に対して、エラー信号ＥＲＲＯＲを送出
し、初期化終了後、メインＣＰＵＩはサブＣＰＵ２に対
して、メインＣＰＵＩが処理を終了して、待機状態にあ
ることを示すスリーブ信号５ＬＥＥＰを送出する。
はサブＣＰＵ２に対して、エラー信号ＥＲＲＯＲを送出
し、初期化終了後、メインＣＰＵＩはサブＣＰＵ２に対
して、メインＣＰＵＩが処理を終了して、待機状態にあ
ることを示すスリーブ信号５ＬＥＥＰを送出する。
次に第２図（ａ）、（ｂ）を参照しながら第１図の動作
について説明する。
について説明する。
第２図（ａ）は第１図に示す入力装置のデータ授受動作
を説明するフローチャートである。なお、 （１）〜（
８）は各ステップを示す。
を説明するフローチャートである。なお、 （１）〜（
８）は各ステップを示す。
まず、メインＣＰＵＩは、初期化終了を待機しく１）、
初期化終了後、さらに、エラー発生状態であるかどうか
をメインＣＰＵＩの処理部ＭＰＵで判断する（２）、こ
の判断で、エラー発生と判定した場合は、メインＣＰＵ
Ｉは、サブＣＰＵ２に対して、エラー信号ＥＲＲＯＲを
コントロール線３を介して送出して制御を終了しく３）
、通常状態であると判断した場合は、さらに、メインＣ
ＰＵＩはスリーブ状態であるかどうかを判断する（４）
。
初期化終了後、さらに、エラー発生状態であるかどうか
をメインＣＰＵＩの処理部ＭＰＵで判断する（２）、こ
の判断で、エラー発生と判定した場合は、メインＣＰＵ
Ｉは、サブＣＰＵ２に対して、エラー信号ＥＲＲＯＲを
コントロール線３を介して送出して制御を終了しく３）
、通常状態であると判断した場合は、さらに、メインＣ
ＰＵＩはスリーブ状態であるかどうかを判断する（４）
。
この判断で、ＹＥＳならば、メインＣＰＵＩは、サブＣ
ＰＵ２に対して、スリーブ信号５ＬＥＥＰをフン）Ｉｆ
ｆ−ル線３を介して送出して制御を終了する（５）、一
方、ステップ（０の判断で、スリーブ状態ではないと判
断した場合は、通常のモードとなり、ここで、サブＣＰ
Ｕ２のデータラインＤｏがｒＬＪ レベルであるかどう
かをメインＣＰＵ１が判断しくｅ）、ＹＥＳならば、ス
リーブモードを解除して、サブＣＰＵ２からのデータ送
出を受付けＲＡＭ１ｂに取り込み（７）、サブＣＰＵ２
はデータ送出終了後、データラインＤＯをｒＨＪレベル
に設定して制御を終了する（８） 、 一方、ステップ
（６）でＮＯの場合は、ステップ（５）に戻りメインＣ
ＰＵＩはサブＣＰＵ２に対して、コントロール線３を介
して、スリーブ信号５ＬＥＥＰを送出して制御を終了す
る。
ＰＵ２に対して、スリーブ信号５ＬＥＥＰをフン）Ｉｆ
ｆ−ル線３を介して送出して制御を終了する（５）、一
方、ステップ（０の判断で、スリーブ状態ではないと判
断した場合は、通常のモードとなり、ここで、サブＣＰ
Ｕ２のデータラインＤｏがｒＬＪ レベルであるかどう
かをメインＣＰＵ１が判断しくｅ）、ＹＥＳならば、ス
リーブモードを解除して、サブＣＰＵ２からのデータ送
出を受付けＲＡＭ１ｂに取り込み（７）、サブＣＰＵ２
はデータ送出終了後、データラインＤＯをｒＨＪレベル
に設定して制御を終了する（８） 、 一方、ステップ
（６）でＮＯの場合は、ステップ（５）に戻りメインＣ
ＰＵＩはサブＣＰＵ２に対して、コントロール線３を介
して、スリーブ信号５ＬＥＥＰを送出して制御を終了す
る。
第２図（ｂ）は第１図に示すサブＣＰＵ２の制−御動作
を説明するフローチャートである。なお。
を説明するフローチャートである。なお。
（１１）〜（１５）は各ステップを示す。
まず、各部の初期化を行う（１１）、次いで、図示しな
いキーボード上のキースイッチが押下されたかどうかを
判断しく１２）、ＮＯならばデータラインＤｏｔｒＬＪ
に設定してキースイッチの押下を継続して待機しく１３
）、ＹＥＳならばデータラインＤｏをｒＨＪに設定して
（１４）、キースイッチのキーイン情報をキーコードに
変換して（１５）、ステップ（１２）に戻る。
いキーボード上のキースイッチが押下されたかどうかを
判断しく１２）、ＮＯならばデータラインＤｏｔｒＬＪ
に設定してキースイッチの押下を継続して待機しく１３
）、ＹＥＳならばデータラインＤｏをｒＨＪに設定して
（１４）、キースイッチのキーイン情報をキーコードに
変換して（１５）、ステップ（１２）に戻る。
なお、上記実施例では、単にサブＣＰＵを例にして説明
したが、メインＣＰＵＩに従属するサブシステムに内在
するＣＰＵならば何でもよく、例えばキーボードＣＰＵ
、表示器ＣＰＵ、プリンタＣＰＵ等に、この発明を適用
できることは云うまでもない。
したが、メインＣＰＵＩに従属するサブシステムに内在
するＣＰＵならば何でもよく、例えばキーボードＣＰＵ
、表示器ＣＰＵ、プリンタＣＰＵ等に、この発明を適用
できることは云うまでもない。
以上説明したように、この発明は１つのライン上で、コ
ントロール信号とデータ信号またはコントロール信号と
コントロール信号を相互に連絡させ、データラインのモ
ードを複合的に制御するデータ制御手段を、主処理装置
および副処理装置にそれぞれ設けたので、データライン
上で、データ信号とコントロール信号を相互に通信でき
るとともに、１つのコントロールライン上で、複数のコ
ントロール信号を相互に通信でき、信号ポート数を増加
することなく、論理ポートを増加できる、優れた利点を
有する。
ントロール信号とデータ信号またはコントロール信号と
コントロール信号を相互に連絡させ、データラインのモ
ードを複合的に制御するデータ制御手段を、主処理装置
および副処理装置にそれぞれ設けたので、データライン
上で、データ信号とコントロール信号を相互に通信でき
るとともに、１つのコントロールライン上で、複数のコ
ントロール信号を相互に通信でき、信号ポート数を増加
することなく、論理ポートを増加できる、優れた利点を
有する。
第１図はこの発明の一実施例を示す入力装置の制御ブロ
ック図、第２図（ａ）は第１図に示す入力装置のデータ
授受動作を説明するフローチャート、第２図（ｂ）は第
１図に示すサブＣＰＵの制御動作を説明するフローチャ
ートである。 図中、１はメイｙｃＰＵ、ｌａ 、２ａはＲＯＭ、１ｂ
、２ｂはＲＡＭ、２はサブＣＰＵ、３はコントロール線
、ＭＰＵは処理部である。 第１図 第２図（ａ）
ック図、第２図（ａ）は第１図に示す入力装置のデータ
授受動作を説明するフローチャート、第２図（ｂ）は第
１図に示すサブＣＰＵの制御動作を説明するフローチャ
ートである。 図中、１はメイｙｃＰＵ、ｌａ 、２ａはＲＯＭ、１ｂ
、２ｂはＲＡＭ、２はサブＣＰＵ、３はコントロール線
、ＭＰＵは処理部である。 第１図 第２図（ａ）
Claims (1)
- 主処理装置に従属する副処理装置との間で情報をインタ
フェースする入力装置において、１つのライン上で、コ
ントロール信号とデータ信号またはコントロール信号と
コントロール信号を相互に連絡させ、前記ラインのモー
ドを複合的に制御するデータ制御手段を、前記主処理装
置および副処理装置にそれぞれ設けたことを特徴とする
入力装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8994385A JPS61249162A (ja) | 1985-04-27 | 1985-04-27 | 入力装置 |
| US07/244,567 US4833447A (en) | 1985-04-27 | 1988-09-12 | Input device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8994385A JPS61249162A (ja) | 1985-04-27 | 1985-04-27 | 入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61249162A true JPS61249162A (ja) | 1986-11-06 |
Family
ID=13984782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8994385A Pending JPS61249162A (ja) | 1985-04-27 | 1985-04-27 | 入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61249162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273257U (ja) * | 1988-07-26 | 1990-06-05 |
-
1985
- 1985-04-27 JP JP8994385A patent/JPS61249162A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0273257U (ja) * | 1988-07-26 | 1990-06-05 |
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