JPS61251973A

JPS61251973A - 画像処理装置

Info

Publication number: JPS61251973A
Application number: JP60093492A
Authority: JP
Inventors: Mitsuo Kurakake; 鞍掛　三津雄; Shoichi Otsuka; 大塚　昭一
Original assignee: Fanuc Corp
Current assignee: Fanuc Corp
Priority date: 1985-04-30
Filing date: 1985-04-30
Publication date: 1986-11-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はディジタル化された画像情報処理する画像処理
装置に関する。

（従来の技術）撮像装置によって撮像されて得られた画像の特徴抽出を
行なうときディジタル化された画像情報を２値化して各
画素毎に積和演算を施してＯ次モメント、１次モメント
、２次モメントを算出する必要が生じる。

従来、上述のようなモーメント値の計算は、第３図に示
す如く、ＣＰＵ３が、フレームメモリ１および係数メモ
リ２を読みながら逐次積和演算を繰り返すことにより行
う。

または、第４図の如く、モーメント値計算用の乗算器６
と、大容量加算器７より構成される専用ハードウェアに
より積和演算を実行するものである。

（発明が解決しようとする問題点）しかし、第３図の装置は、構成部品が少ない利点を有す
るものの、一つの画像データの積和演算を求めるまでに
長い時間を要する欠点があり、例えば通常のビデオカメ
ラの１フレ一ム分に相当する２５６Ｘ２５６画素という
多数の画素の空間積和演算を求めるには適さない。

また、第４図の装置によれば、積和演算を求めることが
できるが、このようにして使用される加算器は大型で且
つ高価なので、一般的にコスト高となり、然も非常に大
型化する欠点がある。

本発明は、こうした問題点を解消すべくなされたもので
、ｎ次モメントを算出するための演算時間を短くすると
同時に、その積和演算を行なう加算器のビット数を減ら
してコストの低減が可能な画像処理装置を提供すること
を目的としている。

（問題点を解決するための手段）本発明は、ディジタル化された画像情報を２値化して画
素毎に積和演算を施してｎ次モメント（ｎ＝ｏ、１．２
・・・）を算出する画像処理装置において、前記画像情
報を２値化データＳ　（ｉ　。

ｊ）として記憶するフレームメモリと、このフレームメ
モリから読み出される画素に対応するｎ次の係数を発生
する係数発生回路と、この係数と２値化データとの積和
演算を行なう第１の演算装置と、この演算装置の出力を
前記画像情報の所定画素分だけ加算が終了するまで保持
するバッファメモリと、このバッファメモリの出力から
前記画像情報のｎ次モメントを演算する第２の演算装置
とを具備している。

（作用）本発明は、ディジタル化された画像情報から所定の閾値
で２値化して得た画素データＳ　（ｉ　。

ｊ）を記憶しているフレームメモリに、そのアドレス（
ｉ、ｊ）に対応する所定の係数、例えば０次のときは１
．１次のときはｉ又はｊ、２次のときは１２　、　ｊ２
又はｉｘｊの係数との間で積和（サムプロダクト）演算
を施して、画像演算をするとき、ラスクスキャン方式で
フレームメモリを走査し、アドレスｉ方向についての係
数分のみを乗算器で乗算し、その乗算結果をアキュムレ
ータ等の加算器で加算し、所定の画素分だけ加算が終了
したときバッファメモリから上位のプロセッサ（ＣＰ　
Ｕ）に転送してｊ方向についての係数処理を行なったう
えでｎ次モメントの演算を行なうようにし、演算専用の
ハードウェアの構成を簡略にしている。

（実施例）以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は、本発明の一実施例を示すブロック図である。

フレームメモリ１０に記憶される画素データとしては、
例えば第２図に示すような順序で合計２５６Ｘ２５６個
の２値化データＳ　（ｉ　。

ｊ）が配列されている。１１は、フレームメモリ１０か
ら２値化データＳ　（ｉ　、　Ｄを１行分づつ読出して
記憶するシフトレジスタ、例えばシリアルアクセスメモ
リ（ＳＡＭ）で、このＳＡＭＩＩには１画素データづつ
所定の閾値でもって２値化された画素データが供給され
、フレームメモリ１０に書込みできるようになっている
。

１２は、行（ｊ）カウンタ、列（ｉ）カウンタとからな
るアドレスカウンタで、このアドレスカウンタ１２によ
ってフレームメモリ１０の任意の行アドレスｊを指定し
てＳＡＭＩＩとフレームメモリ１０間のアクセスする１
行分のアドレス指定を行うものである。マルチプレクサ
１３、乗算器１４は、フレームメモリ１０から読み出さ
れる画素に対応するｎ次の係数を発生する係数発生回路
を構成している。ここでは、マルチプレクサ１３には、
上記アドレスカウンタ１２の行アドレス（ｉ）と“′ｌ
°°信号とが入力し、後段の乗算器１４への２人力Ａ、
Ｂに応じて、係数信号Ｙが次のように出力される。

（１）Ａ＝ｌ　　、Ｂ＝１のと“き、Ｙ＝　１゜（２）
Ａ＝　ｉ　、Ｂ＝　１のとき、Ｙ＝　ｉ。

（３）Ａ＝ｉ　、Ｂ＝ｉのとき、Ｙ＝１２゜すなわち、
アドレスカウンタ１２の列方向カウント内容によって、
係数信号Ｙは（２）、（３）の場合にはｉつまり０，１
，２，３．４・・・　、あるいは１２つまり０，２，４
，９．１６・・・とじて出力される。

１５はゲート回路で、ＳＡＭＩＩからの２値化データＳ
　（ｉ　、　ｊ）と、乗算器１４からの係数信号Ｙとが
入力され、Ｓ　（ｉ　、　ｊ）が０″か”　１　”かに
応じてゲートを開閉制御するものである。このゲート回
路１５の出力は加算器１６に供給され、フレームメモリ
ｌＯの１行分のデータについて順次加算するようになっ
ており、この積和演算を行なうゲート回路工５、加算器
１６は、フレームメモリ１０のｉ方向アドレスのビット
数に応じてそのビット数が決定されている。

１７は、上記加算器１６の加算結果を所定画素分だけ加
算が終了するまで保持するバッファメモリである。この
バッファメモリ１７は、画像処理のため専用のＣＰＵ１
８に、そのデータバス１９を介して接続されるとともに
、タイミング制御回路２０と接続され、データバス１９
からＣＰＵｌ８に加算結果を転送した後、そのメモリ内
容がクリアされるようになっている。

なお、タイミング制御回路２０は、上記アドレスカウン
タ１２を始めフレームメモリ１０の周辺回路と接続され
、そのタイミング制御を行なうもので、データ入出力回
路２１を介してＣＰＵ１８にも接続されている。

次に、画像処理情報を２値化したデータＳ（ｉ　、　ｊ
）から算出されるモメントは値について説明する。

０次モメントＭ。は、画像情報のうちの所定の閾値を越
えた対象画素の面積比を意味する値で次式で示される。

これは、例えば閾値の設定により判別された画像に含ま
れる対象物（オブジェクト）の画像面内での面積を判断
するうえで利用される。

１次モメントは、Ｘ方向、Ｙ方向の２通りあってそれぞ
れ次式のＭ　Ｘ　１．　Ｍ　Ｙ　ｔで示される。これは
、例えば上記対象物の重心の位置を判断するうえで利用
される。

２次モメントは、Ｘ方向、Ｙ方向およびＸ、Ｙ方向相互
間に関れるＭＸ２　、ＭＹ２　、ＭＸＹ（７）３通りの
式（４）、（５）、（６）で示されるもので、そのモメ
ント値は対象物の方角を判断するうえで利用される。

−ＭＹＩ’　　　・・・（４） −ＭＸＩ　　２　　　・・・　（５） −ＭＸ□　ＸＭＹ、　　　・・・　（６）以上の（１）
〜（６）式で示される次モメント値の算出にあたり、前
記第１図の実施例装置において、次のような演算処理が
行なわれる。

０次モメント値の計算では、乗算器１４の出力をＹ＝１
としておくことにより、加算器１６の加算結果を保持す
るバッファメモリ１７からは１．ΣＳ　（ｉ　、ｊ）が
ＣＰＵ１８に転送される。したがって、Σに関する演算
をＣＰＵ１８にて行なえｉｌ″５ばよい。

１次モメント値の計算では、乗算器１４の出力をＹ＝ｉ
とすれば、（２）式の計算のうち、ΣＳ（ｉｌ　Ｊ　）
　Ｘ　ｉがバッファメモリ１７からＣＰＵ１８に転送さ
れる。また（３）式の計算は（１）ｄ−″ る演算を行なったうえで、Ｏ次モメント値Ｍ。による除
算が行なわれる。

２次モメント値の計算では、すでに実行された１次モメ
ント値がＣＰＵ１８にある場合、乗算器ｊ）が、乗算器
１４の出力をＹ＝ｉ２としてに関する演算を行なうこと
でそれぞれ３つの２次モメント値を得ることができる。

このように０〜２次モメント値については、加算器１Ｂ
ノヒ−ｙ　ト数ハ（５）　式ノ、’￥ｓ　（ｔ　、　ｊ
）ｘ２＊。

ｉ２の計算時に対処できるだけのものがあればよく、フ
レームメモリ１０のサイズが２５６Ｘ２５６の場合で、
加算器１６は最大２３ビツトで対処できる。つまり、バ
ッファメモリ１７を設けずにフレームメモリ１０の全体
にわたって加算していくとき約３２ビツト必要になるが
、Σに関する演ｌＩＯ算をＣＰＵ１８で行なうことにより、モメント計算専用
のハードウェアとして設けた加算器１６のビット数を９
ビット減らすことになる。

なお、上記実施例では、フレームメモリ１０の画素デー
タ全体にわたってモメント計算を行なう場合について述
べたが、必要部分を限定してデータの読出しを行なって
演算処理することも可能であり、その場合には、フレー
ムメモリｌＯにデータへのアクセスには、必ずしもＳＡ
ＭＩＩを用いなくてもよい。

また、係数発生回路についてもマルチプレクサ１３、乗
算器１４によらずに構成することが可能であり、その池
水発明は、上記実施例以外に種々に変形された実施が可
能である。

（発明の効果）以上述べたように、本発明によれば、ｎ次モメントを算
出するための演算時間を短くすると同時に、演算の一部
を上位プロセッサにより行なわせるようにして専用ハー
ドウェアとして設けた第１の演算装置のビット数を減ら
すことができるので、コストの低減が可能な画像処理装
置を提供できる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
はフレームメモリでの２値化データの配列を示す図、第
３図は、画像情報に対する積和演算の一例を示す図、第
４図は、従来のブロック図である。１０・・・フレームメモリ、１１・・・シリアルアクセ
スメモリ、１２・・・アドレスカウンタ、１３・・・マ
ルチプレクサ、１４・・・乗算器、１５・・・ゲート回
路、１６・・・加算器、１７・・・バッファメモリ、１
８・・・ＣＰＵ、１９・・・データバス、２ｏ・・・タ
イミング制御回路。

Claims

【特許請求の範囲】

（１）ディジタル化された画像情報を２値化して画素毎
に積和演算を施してｎ次モメント（ｎ＝０、１、２・・
・）を算出する画像処理装置において、前記画像情報を
２値化データＳ（ｉ、ｊ）として記憶するフレームメモ
リと、このフレームメモリから読み出される画素に対応
するｎ次の係数を発生する係数発生回路と、この係数と
２値化データとの積和演算を行なう第１の演算装置と、
この演算装置の出力を前記画像情報の所定画素分だけ加
算が終了するまで保持するバッファメモリと、このバッ
ファメモリの出力から前記画像情報のｎ次モメントを演
算する第２の演算装置とを具備してなることを特徴とす
る画像処理装置。
（２）前記係数発生回路は、前記フレームメモリの行方
向のアドレスｉについてのみ発生し、列方向の積和演算
は前記第２の演算回路で行なうようにしたことを特徴と
する特許請求の範囲第１項に記載の画像処理装置。
（３）前記フレームメモリから２値化データＳ（ｉ、ｊ
）を１行分づつ読出して記憶するシリアルアクセスメモ
リを備え、前記第２の演算装置には前記バッファメモリ
へ１行分の加算結果が出力されてからデータの転送をす
るようにしたことを特徴とする特許請求の範囲第１項又
は第２項に記載の画像処理装置。
（４）前記第１の演算装置は、２値化データＳ（ｉ、ｊ
）で開閉制御されるゲート回路と、このゲート回路を介
して供給されるｎ次の係数を加算する加算器とからなる
ことを特徴とする特許請求の範囲第１項に記載の画像処
理装置。