JPS61254017A - 過電流継電器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、加算積分器及びコンパレータの組み合わせ回
路を二重化したものを用いた過電流継電器に関するもの
である。

Ｂ０発明の概要 本発明は、加算積分器及びコンパレータの組み合わせ回
路が二重化されている過電流継電器において、 整流器の出力端間に２つの抵抗の直列回路を接続し且つ
その一方に並列に動作値整定用の可変抵抗を接続すると
共に、前記直列回路の両出力端をいずれも加算積分器の
各々に入力することによりて、 整定か容易で且つ誤動作のおそれがなく、シかも時限協
調上好ましいといった効果が得られるようにしたもので
ある。

Ｃ１従来技術 加算積分器及びコンパレータを用いた過電流継電器の従
来回路を第２図に示す。同図において１は整流器であシ
、交流電流を検出した検出電流ＩＮＩ　ｅ　　ｌ５２ｔ
’全波整流する。整流器１の負側の出力端はアースに接
続され、正側の出力端は抵抗式を介してアースに接続さ
れている。この抵抗式によって整流器１よ）の検出電流
は電圧信号ｖ１に変換される。ＩＣ，は演算増幅器であ
シ、正の入力端はアースに接続され、負の入力端は動作
値整定用の可変抵抗ＶＲｔ−介して整流器１の正の出力
端に接続されると共に抵抗Ｒ３を介して負の基準電圧ｖ
ｒをもつ・基準電源に接続されている。ｔｅ前記電圧信
号ｖｌが完全な直流信号でないため、これを積分するた
めに積分用の；ンデンサＣ８が演算増幅器ＩＣ１の負の
入力端と出力端との間に接続されている。これら抵抗Ｒ
１，可変抵抗ＶＲ，演算増幅器ＩＣ，及びコンデンサＣ
８によシ加算積分ｖｓ２が構成される。この加算積分器
２の出力側には、演算増幅！ＩＣ，と、これの正の入力
端及び出力端間に接続した抵抗Ｒ０と、前記圧の入力端
及びアース間に接続した抵抗Ｒ８゜とよ構成るヒステリ
シスコンパレータ３が接続されている。ここで整流器１
の出力端に現われた電圧信号ｖ１は基準電圧ｖｒと共に
加算ν 積分器２に入力され、ここでこれら信号が加算されてそ
の加算値が積分され、加算積分器２よシミ圧信号Ｖ０１
が出力される。この電圧信号Ｖ６１Ｆｉ、演算増幅器Ｉ
Ｃ，がイマジナルシ冒−トの状態において（１）式で示
される。

次だし’ｖｉｌ　＊　ｒｓは夫々可変抵抗ＶＲ，抵抗Ｒ
，の抵抗値である。即ち基準電圧ｖｒが負電圧なので可
変抵抗ＶＲに流れる電流と抵抗Ｒ１に流れる電流Ｑ差分
が積分されて演算増幅器ＩＣ，の出力端に現われるとい
うことになる。この積分の様子を第３図に示すと、時刻
１．の前には一電流が検出されていないとすると、演算
増幅１１１ｃ、の出力電圧ＶＯＩはａの大きさになりて
いる。時刻ｔ０で検出すべき交流電流が増加すると電圧
ｖ１が上昇し、このため前記出力電圧ｖｏ１がリップル
分を含みながら下降する。

尚ｖｃｃ　Ｉ　Ｖｌｍは演算増幅器の電源電圧である。

このようにリップル分を含むのは電圧ｖ１が全波整流波
形であるためである。そして出力電圧ｖｏ１が演算増幅
器ＩＣ，の正の入力端の電圧ＭＣＩよ〕も小さくなると
（第３ａＯでは時刻ｔ、に相当する）コンパレータ６の
出力側にＨレベルの信号が現われ、この信号にもとづい
て継電器が駆動される。ここでコンデンサＣ１に関１て
述べると、前記リップル分を抑えるためにはコンデンｔ
ｃ、の容量を大きくすればよいが、これでは電圧Ｖｏ、
Ｏ下降速度が小さくなるので検出時間が遅れてしまう。

またコンデンサＣ１の容量を小さくすれば下降速度は大
きくなるが、リップル分が大きくなシ、これが抵抗Ｒ０
゜Ｒｓｅで決定されるヒステリシスによる電圧ＶＯＲの
変化分よシも大きくなると演算増幅１ｆ）ＩＣｔＯ出ヵ
電圧ＶＯＩが過渡的にＨ，Ｌレベルを繰〕返すことにな
シ好ましくない。従ってコンデンサＣ１の容量は電圧Ｖ
Ｏ２が過渡的にＩ（、Ｌレベルを繰シ返さない程度に小
さくすればよいことになる。

第２図の回路では、可変抵抗ＶＲの抵抗値を変４ｆ、る
ことにニジ動作値を調整することができるのであるが、
整定値と整定器のダイヤルの角度（可変抵抗ＶＲの抵抗
値）とは、抵抗Ｒ１の抵抗値ｒｌ＜可変抵抗ＶＲの抵抗
値ｒｖＲとすれば直線的な比例関係にあシ、従りて整定
を容易に行うことができる。更に任意の整定値の夫々に
ついて、そのｎ倍の入力信号が整流器１に印加された場
合に互いの動作時間が一定になる。例えば整定値がＩＡ
のときに２Ａが流れ九場合と、整定値が２人のときに４
Ａが流れ次場合とでは、可変抵抗ＶＲに流れる電流が同
じであることから明らかである。このように第２図の回
路は優れ次ものであるが、次のＪうな欠点を有する。

即ち最近の継電器では信頼性の向上を図る次めに二重化
することが多い。この場合加算積分器２の前段までの回
路は、演算増幅器等に比べ充分ｊτ信頼度が高いので二
重化せず、加算積分器２を含めてこれよシ後段の回路を
二重化することが一般的に行われている。ところで第２
図の回路では、整定用の可変抵抗ＶＲが加算積分器２の
中に含まれていることから、二重化する場合可変抵抗Ｖ
Ｒが２個必要となりてしまい、動作値の整定か面倒であ
って、これが最大の欠点となっていた。

このようなことから、二重化し次回路につい、て１個の
可変抵抗で共通に整定できる回路が有利でるり、そのよ
うな回路としては従来＃Ｉ４図、第５図に示す回路があ
る。

第４図に示す回路は、第２図の回路の加算積分器２を構
成する可変抵抗ＶＲの代シに固定抵抗（Ｒｓ、　Ｒｅ　
）　ｔ−用い、加算積分器及びコンパレータを組み合わ
せた回路を二重化し、これを整流器１の出力端に接続し
て成るものである。そして第２図の回路の抵抗Ｒ１が接
続されている部分に、これの代シに整定用の可変抵抗Ｖ
Ｒが設けられている。

同図において４，５は夫々加算積分器及びコンパレータ
でアシ、Ｒ，、Ｒ，、Ｒ，、Ｒ，、、Ｒ，、は抵抗、Ｃ
！は積分用のコンデンサ、ＩＣｓ、ＩＣａは演算増幅器
、■０３は加算積分器４の出力電圧、ｖ０４はコンパレ
ータ５の出力電圧、ｖ０２はコンパレータ５の基準電圧
である。第４図に示す回路では、第２図の回路の場合と
同様に、整流器１の入力電流が整定値になったときに整
流器１から加算積分器２に入力される信号が所定の大き
さとなるように可変抵抗ＶＲを調整するものであるから
、任意の整定（Ｍｉ［（”ｔ　ａ　ｘ！・・・）の夫々
について整流器１にそのｎ倍の電流（ｎｘｌ、　ｎｘ、
・・・）に対応する信、号が入力し建場合各々の動作時
間が一定になる。このような点では第４図の回路は良好
なものではめるが、整定値とダイヤルの角度（可変抵抗
ＶＲの抵抗値）が直線的な比例関係になく、例え、ば整
定がＩＡ〜１０Ａで行える場合にＩＡ、２Ａ間のダイヤ
ルの角度に対して９Ａ、ＩＯＡ間のダイヤルの角度は１
／４５になシ、高整定では極めて整定しづらいという欠
点がある。更に可変抵抗ＶＲの摺動片が接触不良になる
と可変抵抗ＶＲの抵抗値が大きくなって電圧信号Ｖ、が
大きくなるので低整定側にずれてしまい誤動作するとい
う欠点もある。

ま次第５図に示す回路では、加算積分器等の構成は第４
図の回路と同様であるが、整流器１の正の出力端とブー
スとの間には固定抵抗Ｒ，ｔ−接続した点、及び基準電
源の電圧ｖｒを抵抗Ｒ０及び可変抵抗ＶＲで分圧してそ
の分圧された電圧を基準電圧にすると共にこの可変抵抗
ＶＲで整定を行う点が第４図の回路と異なる。この第５
図の回路によれば、可変抵抗ＶＲの摺動片が接触不良に
なった場合基準電圧が高くなるので高整定側にずれ、誤
動作をしないし、また整定値とダイヤルの角度とは直線
的な比例関係ではないが比較的直線性がよくて、実使用
上整定は容易に行うことができる。

しかしながらこの回路には次のような欠点がある。

即ちコンパレータる。５の各出力ＶＯ２やＶＯａが過渡
的なＨ，Ｌレベルの繰シ返しをしないようにするために
最大整定値例えばＩＯＡに対応してコンデンサＣＩ、Ｃ
，の容量を決定しているが、最小整定値例えばＩＡに整
定した場合には動作時間が最大整定値に整定し次場合に
比べて１０倍の長さになってしまう。この理由は、加算
積分ｌＩ２の゛基準電圧を調整することにより整定して
いるため、任意の整定値（”ｓ　ｅ　Ｘｔ・・・）に整
定し、夫々゛その状態で整定値のｎ倍の電流を検出した
ときに、各電流（ｎＸｌ　、　ｎｘ、・・・）の検出時
における、コンデンサＣ１やＣ，に流れる電流が互に異
なるからである。このようなことから最小整定値と最大
整定値との間では、例えば整定値の２倍の入力を検出し
た場合のマ 動作時間の差異が１００画以上にもなシ、他の保護継電
器との時限協調上非常に好ましくない。

Ｄ０発明が解決しようとする問題点 本発明はこのような事情のもとになされたものであ）、
二重化され次回路で６９ながら１個の可変抵抗で整定す
ることができ、しかも整定が容易で、誤動作のおそれも
なく、その上池の保護継電器との時限協調上も好ましい
過電流継電器を提供することを目的とするものである。

Ｅ０問題点を解決するための手段 本発明は整流器の出力端間に第１の抵抗及び第２の抵抗
の直列回路を接続し、その抵抗同士の接続点を基準電源
に接続すると共に、第１の抵抗及び第２の抵抗の一方に
対して並列に動作値整定用の可変抵抗を接続し、 前記直列回路の両端部をいずれも加算積分器の各々の入
力側に接続したものである。

このような構成では、後述する説明で明らかなように′
％整定電流がｎｉ６と（ｎ−１）ｉ＠とにおける可変抵
抗の抵抗値差が一定となシ、可変抵抗の抵抗値と整定電
流とが直線的な比例関係となる。また整定については、
加算積分器の入力側の基準電源電圧の調整ではなく、整
流器の出方端間の可変抵抗で調整するから、任意の整定
値に整定し、夫々その状態でｎ倍の整定値の電流音検出
したときく、各検出時の間で加算積分器の積分用のコン
デンサに流れる電流が互に同じ大きさとなる。更に可変
抵抗の摺動片が接触不良となった場合高整定側にずれる
。

Ｆ、実施例 以下図面によシ本発明の詳細な説明する。

１１１図は本発明の実施例を示す回路図で６９、　　　
　′この回路が第４図、第５図の従来回路と異なる点は
次の通シである。即ち、整流器１の出力端間に、第１の
抵抗例えば抵抗Ｒ１と第２の抵抗例えば抵抗Ｒ８との直
列回路を接続し、抵抗Ｒ，、Ｒ，同士の接続点を基準電
源例えばアースに接続すると共に、抵抗Ｒ８に対して並
列に動作値整定用の可変抵抗ＶＲを接続している。更に
抵抗Ｒ，Ｒ１の直列回路の両端部をいずれも加算積分器
２．４の各々の入力側に接続している。従って抵抗Ｒ８
のアース側とは反対側の端部は、抵抗Ｒ，，Ｒ，を夫々
介して演算増幅器ＩＣ，の負の入力端及び演算増幅器Ｉ
Ｃ，の負の入力端に接続されている。

このような構成においては、検出電流ＩＮ、。

ＩＮ、に対応して抵抗Ｒ，、Ｒ，の直列回路の両端に図
示のように正の電圧ｖ１及び負の電圧Ｖ冨が現われる。

こＯ電圧ｖ１．ηと基準電圧ｖｒとが加算されてその加
算値が積分される。基準電圧Ｖｒが負であることは第４
図の回路等と同様であシ、コンパレータ６の出力ｖｏ２
がＨレベルになる条件は（２）式で表わされる。

ただしｒ、〜ｒ、は夫々抵抗Ｒ３〜Ｒ，の抵抗値である
。

今説明の簡略化のためにｒ、　＝　ｒ、　　とすると（
２）式は（３）式のように表わされ、■、とｖｒが負電
圧であることから（３）式は（４）式のようになる。

ｖ、　−＋ｖ、　＋　＞　”ｖ−ＩＶｒＩ　　　　　　
−（４）ｒ、１ （４）式におイーｃ　Ｖ、　−＋　Ｖ、　Ｉ　ｔ”差電
圧ＶＤトＬ、−−ＩＶ、１ｓ を基本電圧ｖＫとすれば、ＶＯ２がＨレベルになる条件
即ち動作条件は（５）式のようになる。

ＶＤ＞ｖＫ　　　　　　　　　　　　・・・（５）今ｒ
、　ｍ　ｙ、　）　ｒ、　＝　ｒ４とし、最小整定電流
１０に対応する検出電流を工。とじ、最小整定電流１０
のｎ倍の整定電流ｎｉ６で動作するための可変抵抗ＶＲ
の抵抗値をｒｖｎとすると（６）式が成シ立つ。

従って最小整定電流１゜の（ｎ−１）倍の整定電流（ｎ
−１）２＠で動作するための可変抵抗ＶＲの抵抗値ｒｖ
Ｒは（８ン式で表わされる。

整定電流がｎｉｏと（ｎ−１）ｉｏとにおける可変抵抗
■の抵抗値差ΔｒＹＲは（７）式と（８）式の差をとる
ことによシ（９）式のようになシ一定の大きさとなる。

この（９）式から、整定値とダイヤルの角度（可変抵抗
ＶＲの抵抗値）は直線的な比例関係にあることが理解さ
れる。

ｔた可変抵抗ＶＲの摺動子が接触不良になると、電圧Ｖ
、の絶対値１ｖ、１が大きくなって、前記差電圧ＶＤ！
Ｖ、−１η１が小さくなるから、高整定側にずれること
になる。

ここで例えば検出電流が１．のときに動作するように可
変抵抗ＶＲを調整したとし、このときの抵抗Ｒｓ、　Ｒ
，を流れる電流の加算値ｔａ（Ａ）とする。この場合検
出電流がｎＩｏのときには前記加算値はｎａ囚となる。

ｔた検出電流がＩｏ′のときに動作するように可変抵抗
ｖＲ１−調整したとすると、このときの前記加算値はや
はシ＊（ＡＪでなければならないから、検出電流がｎＩ
６″のときには前記加算値はｎｉ囚となる。この結果１
．で整定したときにｎＩ。が流れた場合と、Ｉ０′で整
定したときにｎ工Ｏ′が流れ次場合とでは、コンデンサ
Ｃ８に流れる電流は同じであるから動作時間は同じ長さ
となる。

以上において二重化した回路の一方のみについて説明し
友が他方についても全く同様のことがいえる。

また抵抗Ｒ１〜Ｒ，、Ｒｅ　、　Ｒ？の夫々の抵抗値ｒ
１〜ｒ４　ｗ　ｒｌ　＠　ｒｙがｒ１ｗｓｒ！、ｒｓ＝
ｒ４．ｒ−＝ｒｆの関係にあることで説明したが、ｋＩ
−ｗｋ、　　を定数とし、ｒｌ”　ｋｌ　ｒｌｔ　　ｒ
ｌ”　ｋｌ　ｒ４ｅ　　ｒｌｌ”　ｋｍ　ｒ？としても
全く同様の効果が得られることは勿論である。

尚可変抵抗ＶＲとしては、可変抵抗器の他に、抵抗群を
ロータリースイッチで切シ換えるようにしたものを用い
てもよい。

Ｇ０発明の効果 以上のように本発明によれば、実施例の説明にて明らか
にしたように、二重化し九回路構成であシながら１個の
可変抵抗で整定を行うことができると共に、整定値と可
変抵抗の抵抗値とが直線的な比例関係にあるので整定が
容易である。しかも可変抵抗の摺動片が接触不良になり
た場合高整定側にずれるので誤動作のおそれがない。そ
の上任意の整定値に整定して、夫々その状態で整定値の
ｎ倍の電流を検出した場合動作時間が同じになる。

例えばＩＯで整定したときにｎＩ・の電流を検出した！ 場合と工・゛で整定したときにｎ　Ｉｏ　＃の電ｆＬｔ
−検出し次場合とでは動作時間が同じになル、従って他
の保護継電器との時限協調上好ましい。また高速度な動
作時間特性をもたせることができ、各定数を最適定数に
すれば、整定値の２倍の大きさの電流が入力し次場合で
の動作時間を入力波のｌ／２周期（５０Ｈｚの場合でＩ
Ｑｍｓ）程［１で高速にすることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図は従来例
を示す回路図、第３図は加算積分器の出力電圧を示すタ
イムチャート図、第４図、第５図は各々他の従来例を示
す回路図である。 １・・・整流器、２，４．・・・加算積分器、６．５・
・・コンパレータ、Ｒ１・・・第１の抵抗、島・・・第
２の抵抗、ｖ３・・・可変抵抗。

Claims (1)

1. 【特許請求の範囲】 交流電流を検出してその検出信号を整流器で整流し、こ
   れにより得られた直流信号と基準信号とを加算積分器に
   入力し、その出力をコンパレータに入力するものであっ
   て、且つ加算積分器及びコンパレータを組み合わせた回
   路が二重化されている過電流継電器において、 前記整流器の出力端間に第１の抵抗及び第２の抵抗の直
   列回路を接続し、その抵抗同士の接続点を基準電源に接
   続すると共に、第１の抵抗及び第２の抵抗の一方に対し
   て並列に動作値整定用の可変抵抗を接続し、 前記直列回路の両端部をいずれも加算積分器の各々の入
   力側に接続したことを特徴とする過電流継電器。