JPS61255455A - デ−タメモリ制御装置 - Google Patents
デ−タメモリ制御装置Info
- Publication number
- JPS61255455A JPS61255455A JP9851485A JP9851485A JPS61255455A JP S61255455 A JPS61255455 A JP S61255455A JP 9851485 A JP9851485 A JP 9851485A JP 9851485 A JP9851485 A JP 9851485A JP S61255455 A JPS61255455 A JP S61255455A
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- Japan
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- data
- signal
- memory
- line
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、全ての電子機器で取り扱うデータ用のメモリ
を制御するデータメモリ制御装置に関するものである。
を制御するデータメモリ制御装置に関するものである。
［従来の技術］
従来、この種の装置として第２図に示すものがあった。
この第２図に従来装着の全体回路ブロック図を示し、同
図において（１）は多数のデータを格納するメモリ、（
２）は上記メモリ（１）に演算結果としてのデータを格
納すると共に上記メモリ（１）に格納されたデータの内
必要なデータを読出して利用する外部装置、（３）は上
記外部装置（２）の要求に応じたメモリ（１）内の任意
の番地を指定するアドレス信号αを伝送するアドレス線
、（０は上記外部装置（２）の要求に応じてメモリ（１
）から読出しまたは書込みの内容であるデータ信号βを
伝送するデータ線、（５）はメモリ（１）へデータ信号
βを書込む書込み信号γを伝送する書込み指令線、（６
）はメモリ（１）に格納されるデータβを上記外部装置
（２）の要求に応じて出力される読出し信号δを伝送す
る読出し指令線である。
図において（１）は多数のデータを格納するメモリ、（
２）は上記メモリ（１）に演算結果としてのデータを格
納すると共に上記メモリ（１）に格納されたデータの内
必要なデータを読出して利用する外部装置、（３）は上
記外部装置（２）の要求に応じたメモリ（１）内の任意
の番地を指定するアドレス信号αを伝送するアドレス線
、（０は上記外部装置（２）の要求に応じてメモリ（１
）から読出しまたは書込みの内容であるデータ信号βを
伝送するデータ線、（５）はメモリ（１）へデータ信号
βを書込む書込み信号γを伝送する書込み指令線、（６
）はメモリ（１）に格納されるデータβを上記外部装置
（２）の要求に応じて出力される読出し信号δを伝送す
る読出し指令線である。
次に上記構成に基づ〈従来装置の動作について説明する
。まず、外部装置（２〕からメモリ（１）の任意のアド
レスα０ヘデータβ０を書込む場合、アドレス線（３）
ヘアドレスα０を特定するアドレス信号αを、またデー
タ線（４）へデータβ０を特定するデータ信号βを外部
装置（２）より各々出力すると同時に書込信号γを書込
み指令線（５）へ出力することによりメモリ（１）のア
ドレスα０ヘデータβ０が書込まれる。
。まず、外部装置（２〕からメモリ（１）の任意のアド
レスα０ヘデータβ０を書込む場合、アドレス線（３）
ヘアドレスα０を特定するアドレス信号αを、またデー
タ線（４）へデータβ０を特定するデータ信号βを外部
装置（２）より各々出力すると同時に書込信号γを書込
み指令線（５）へ出力することによりメモリ（１）のア
ドレスα０ヘデータβ０が書込まれる。
次に、メモリ（１）の任意のアドレスαｌに格納されて
いるデータβｌを外部装置１（２）に取込む場合、アド
レス線（３）ヘアドレスα１を特定するアドレス信号α
を外部装置（２）より出力した後に読出し信号δを読出
し指令線（８）に出力することによりメモリ（１）のア
ドレスαｌのデータβｌが外部装置（２）に取込まれる
。
いるデータβｌを外部装置１（２）に取込む場合、アド
レス線（３）ヘアドレスα１を特定するアドレス信号α
を外部装置（２）より出力した後に読出し信号δを読出
し指令線（８）に出力することによりメモリ（１）のア
ドレスαｌのデータβｌが外部装置（２）に取込まれる
。
［発明が解決しようとする問題点］
従来のデータメモリ制御装置は以上のように構成されて
いるので、メモリの記憶容量が増加するに従って、この
増加した記憶容量に対応したアドレス線の線数が増加す
るという問題点があった。
いるので、メモリの記憶容量が増加するに従って、この
増加した記憶容量に対応したアドレス線の線数が増加す
るという問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、メモリの記憶容量の増加に伴なうアドレス線の
増加を防止できるデータメモリ制御回路を得ることを目
的とする。
もので、メモリの記憶容量の増加に伴なうアドレス線の
増加を防止できるデータメモリ制御回路を得ることを目
的とする。
［問題点を解決するための手段］
本発明に係るデータメモリ制御回路は、外部装置により
記憶手段の番地指定を行なうアドレス信号を次のアドレ
ス信号が送出されるまで保持するアドレス信号保持回路
と、該アドレス信号保持回路にて出力されるアドレス信
号により特定される記憶手段の番地に格納すると共に該
記憶手段の番地から読出されるデータを特定するデータ
信号を、通過させるゲート回路と、上記アドレス信号保
持回路及びゲート回路を介して外部装置と記憶手段を連
結するデータ線とを備えて構成される。
記憶手段の番地指定を行なうアドレス信号を次のアドレ
ス信号が送出されるまで保持するアドレス信号保持回路
と、該アドレス信号保持回路にて出力されるアドレス信
号により特定される記憶手段の番地に格納すると共に該
記憶手段の番地から読出されるデータを特定するデータ
信号を、通過させるゲート回路と、上記アドレス信号保
持回路及びゲート回路を介して外部装置と記憶手段を連
結するデータ線とを備えて構成される。
［作用］
本発明におけるデータ線はアドレス信号及びデータ信号
を伝送し、上記アドレス信号とデータ信号とをアドレス
信号保持回路及びゲート回路で区別して各々伝送し、デ
ータ信号にて特定されるデータを記憶手段に格納すると
共に記憶手段から読出しを外部装置の要求に応じて行な
う。
を伝送し、上記アドレス信号とデータ信号とをアドレス
信号保持回路及びゲート回路で区別して各々伝送し、デ
ータ信号にて特定されるデータを記憶手段に格納すると
共に記憶手段から読出しを外部装置の要求に応じて行な
う。
［実施例］
以下、本発明の一実施例を第１図に基づいて説明する。
第１図に本実施例の全体回路ブロック図を示し、同図に
おいて、本実施例に係るデータメモリ制御装置は、外部
装！！（２）によりメモリ（１）の番地指定を行なうア
ドレス信号αを次のアドレス信号αが送出されるまで保
持するラッチメモリ（８）と、該ラッチメモリ（８）に
て出力されるアドレス信号αにより特定される記憶手段
（１）の番地に格納すると共に該記憶手段（１）の番地
から読出されるデータを特定するデータ信号βを通過さ
せるゲート回路（８）と、上記ラッチメモリ（８）及び
ゲート回路（９）を介して外部装置（２）とメモリ（１
）を連結するデータ線（４）とを備えて構成される。
おいて、本実施例に係るデータメモリ制御装置は、外部
装！！（２）によりメモリ（１）の番地指定を行なうア
ドレス信号αを次のアドレス信号αが送出されるまで保
持するラッチメモリ（８）と、該ラッチメモリ（８）に
て出力されるアドレス信号αにより特定される記憶手段
（１）の番地に格納すると共に該記憶手段（１）の番地
から読出されるデータを特定するデータ信号βを通過さ
せるゲート回路（８）と、上記ラッチメモリ（８）及び
ゲート回路（９）を介して外部装置（２）とメモリ（１
）を連結するデータ線（４）とを備えて構成される。
上記ラッチメモリ（８）及びゲート回路（９）は、外部
装！（２）から判別信号線（７）より送出される判別信
号εによってアドレス信号α及びデータ信号βを判別し
て動作する。
装！（２）から判別信号線（７）より送出される判別信
号εによってアドレス信号α及びデータ信号βを判別し
て動作する。
次に上記構成に基づき本実施例に係るデータメモリ制御
装置の動作について説明する。
装置の動作について説明する。
まず、外部装置（２）からメモリ（１）の任意のアドレ
スα２ヘデータβ２を書込む場合、データ線（４）ヘア
ドレスα２を外部装置（２）より出力すると同時に判別
信号εを判別信号線（７）に出力する。上記外部装置（
２）から出力されたアドレスα２は、上記判別信号εの
存在によりラッチメモリ（８）に保持されると共、に、
ゲート回路（９）で出力を阻止される０次に外部装置（
２）からデータ線（４）上へデータβ２を出力すると同
時に書込み指令信号γを出力すると、判別信号εが存在
しないためにゲート回路（９）を通してデータβ２がメ
モリ（１）のデータ線（３ａ）を伝送してメモリ（１）
へ到達する。またラッチメモリ（８）に保持されている
アドレスα２がメモリ（１）のアドレスｍ （４ａ）
ヲ伝送してメモリ（１）へ到達しているとによりメモリ
（１）のアドレスα２にデータβ２が記憶される。
スα２ヘデータβ２を書込む場合、データ線（４）ヘア
ドレスα２を外部装置（２）より出力すると同時に判別
信号εを判別信号線（７）に出力する。上記外部装置（
２）から出力されたアドレスα２は、上記判別信号εの
存在によりラッチメモリ（８）に保持されると共、に、
ゲート回路（９）で出力を阻止される０次に外部装置（
２）からデータ線（４）上へデータβ２を出力すると同
時に書込み指令信号γを出力すると、判別信号εが存在
しないためにゲート回路（９）を通してデータβ２がメ
モリ（１）のデータ線（３ａ）を伝送してメモリ（１）
へ到達する。またラッチメモリ（８）に保持されている
アドレスα２がメモリ（１）のアドレスｍ （４ａ）
ヲ伝送してメモリ（１）へ到達しているとによりメモリ
（１）のアドレスα２にデータβ２が記憶される。
次にメモリ（１）の任意のアドレスα３に記憶されてい
るデータβ３を読出す場合、データ線（４）ヘアドレス
α３を外部装置（２）より出力すると同時に判別信号（
を出力する０判別値号εの存在によりアドレスα３はラ
ッチメモリ（８）に記憶される０次に外部装置（２）か
ら読出し信号δを出力すると、ラッチメモリ（８）から
メモリ（１）のアドレス線（４ａ）にアドレスα３が出
力されていることによりメモリ（１）からデータ線（３
ａ）上にデータβ３か出力される。この時判別信号εが
存在しないためにゲート回路（８）を通して外部装置（
２）へデータβ３が送出される。
るデータβ３を読出す場合、データ線（４）ヘアドレス
α３を外部装置（２）より出力すると同時に判別信号（
を出力する０判別値号εの存在によりアドレスα３はラ
ッチメモリ（８）に記憶される０次に外部装置（２）か
ら読出し信号δを出力すると、ラッチメモリ（８）から
メモリ（１）のアドレス線（４ａ）にアドレスα３が出
力されていることによりメモリ（１）からデータ線（３
ａ）上にデータβ３か出力される。この時判別信号εが
存在しないためにゲート回路（８）を通して外部装置（
２）へデータβ３が送出される。
なお、上記実施例では書込み信号と読込み信号という別
個の信号で構成したが、書込み／読出し要求と書込み／
読出し要求の判別信号としてもよい。
個の信号で構成したが、書込み／読出し要求と書込み／
読出し要求の判別信号としてもよい。
［発明の効果］
以上のように、本発明によれば、外部装置により記憶手
段の番地指定を行なうアドレス信号を次のアドレス信号
が送出されるまで保持するアドレス信号保持回路と、該
アドレス信号保持回路にて出力されるアドレス信号によ
り特定される記憶手段の番地に格納すると共に該記憶手
段の番地から読出されるデータを特定するデータ信号を
、通過させるゲート回路と、上記アドレス信号保持回路
及びゲート回路を介して外部装置と記憶手段を連結する
データ線とを備える構成を採ったことから、アドレス線
を抹消できると共にデータ線上にアドレス信号とデータ
信号を伝送できることとなり、メモリの記憶容量の増加
に伴なうアドレス線の増加を防止できるという効果を奏
する。また装置自体を簡易な構成で安価に構成できると
いう効果が得られる。
段の番地指定を行なうアドレス信号を次のアドレス信号
が送出されるまで保持するアドレス信号保持回路と、該
アドレス信号保持回路にて出力されるアドレス信号によ
り特定される記憶手段の番地に格納すると共に該記憶手
段の番地から読出されるデータを特定するデータ信号を
、通過させるゲート回路と、上記アドレス信号保持回路
及びゲート回路を介して外部装置と記憶手段を連結する
データ線とを備える構成を採ったことから、アドレス線
を抹消できると共にデータ線上にアドレス信号とデータ
信号を伝送できることとなり、メモリの記憶容量の増加
に伴なうアドレス線の増加を防止できるという効果を奏
する。また装置自体を簡易な構成で安価に構成できると
いう効果が得られる。
第１図←←÷→は本発明の一実施例の回路ブロック図、
第２図は従来装置の回路ブロック図を示す。 図において、 （１）はメモリ、 （２）は外部装置、（３）はア
ドレス線、 （４）はデータ線。 （５）は書込み指令線、（６）は読出し指令線、（７）
は判別信号線、 （８）はラッチメモリ、（３）はゲー
ト回路、 （３ａ）はメモリのアドレス線。 （４ａ）はメモリのデータ線。 なお、各図中、同一符号は同−又は相当部分を示す。
第２図は従来装置の回路ブロック図を示す。 図において、 （１）はメモリ、 （２）は外部装置、（３）はア
ドレス線、 （４）はデータ線。 （５）は書込み指令線、（６）は読出し指令線、（７）
は判別信号線、 （８）はラッチメモリ、（３）はゲー
ト回路、 （３ａ）はメモリのアドレス線。 （４ａ）はメモリのデータ線。 なお、各図中、同一符号は同−又は相当部分を示す。
Claims (2)
- （１）多数のデータを格納する記憶手段を外部装置の要
求に応じて制御するデータメモリ制御装置において、上
記外部装置により記憶手段の番地指定を行なうアドレス
信号を次のアドレス信号が送出されるまで保持するアド
レス信号保持回路と、該アドレス信号保持回路にて出力
されるアドレス信号により特定される記憶手段の番地に
格納すると共に該記憶手段の番地から読出されるデータ
を特定するデータ信号を、通過させるゲート回路と、上
記アドレス信号保持回路及びゲート回路を介して外部装
置と記憶手段を連結するデータ線とを備えて構成される
ことを特徴とするデータメモリ制御装置。 - （２）上記アドレス信号保持回路及びゲート回路は外部
装置から送出される判別信号によってアドレス信号及び
データ信号を判別して動作することを特徴とする特許請
求の範囲第１項記載のデータメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9851485A JPS61255455A (ja) | 1985-05-07 | 1985-05-07 | デ−タメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9851485A JPS61255455A (ja) | 1985-05-07 | 1985-05-07 | デ−タメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255455A true JPS61255455A (ja) | 1986-11-13 |
Family
ID=14221756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9851485A Pending JPS61255455A (ja) | 1985-05-07 | 1985-05-07 | デ−タメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255455A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5682959A (en) * | 1979-12-08 | 1981-07-07 | Toshiba Corp | Memory information transfer system |
-
1985
- 1985-05-07 JP JP9851485A patent/JPS61255455A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5682959A (en) * | 1979-12-08 | 1981-07-07 | Toshiba Corp | Memory information transfer system |
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