JPS61255475A - カラ−・グラフイツク・プロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は画像乞表示するディジタル・データ、詳細に説
明すれば、２色以上の色採を表わすことができる複数ビ
ット画素の論理的な操作を実行するプロセッサに係る。

Ｂ、開示の概要 カラー・グラフィック・プロセッサは、フレーム・バッ
ファから供給される画素データに反応する少な（とも１
つの処理素子を含む。処理素子はフレーム・バッファか
らの画素を原始レジスタおよび宛先レジスタに記憶する
。処理素子のＡＬＵ部分は、これらのレジスタによりア
ドレス指定されるＲＡＭ’ｇ含み、画素を重ね合わせた
結果生成された画素値をフレーム・バッファに再書込み
することができる。このＲＡ　Ｍは、特定のデータをロ
ードすることにより、多種多様な画素操作ビ実行するこ
とができる。

Ｃ９従来の技術 ディジタル・データはイメージを表示するのに利用され
ている。ディジタル・データを処理するコンピュータは
、画像処理７行なうため、イメージを表わすディジタル
・データの処理にも使用されている。一般に、コンピュ
ータはデータを順次に処理するので、当初、画像処理は
順次処理により行なわれたが、一般に、処理を要する画
像データ量が大量であったために、コンピュータを完全
に順次モードで使用すると、処理時間が非常に長（なっ
た。その結果、イメージ・プロセッサ、すなわちグラフ
ィック・プロセッサと呼ばれる特殊な用途の装置が開発
された。この装置はある種の並列方式を用いて、典型的
なコンピュータで順次動作方式により処理する場合より
も迅速に画像処理を行なった。画像を白黒モードで表示
した場合必要な処理は、白を表わす情報と黒を表わす情
報の論理的組合せにより実行することができた。原始画
像（Ｓ）’＆目的画像（Ｄ）にコピーするには、例えば
特定の論理的操作によってＳとＤの論理和（ＯＲ）’４
とり、新しいＤを生成することができた。

最近では、画像表示に新たに色彩の次元が加わり、画像
処理は複雑化している。カラー・システムでは、コピー
動作は、一定状態での画素のコピー、すなわち、新しい
画素値をコピー動作中に生成することを必要とすること
がある。詳細に言えば、２つのイメージを組合せる、す
なわち２つのイメージを重ね合わせる通常の動作で、２
つのイメージが異なった色彩を有する場合、所望の結果
を生成するためには、それぞれの単色以外の情報を必要
とすることがある。例えば、イメージが不透明な領域を
表わす場合、最初の２つのイメージのどちらが表面にあ
るか、すなわち、どちらが隠されているかにより、結果
が異なる。また、イメージが半透明領域を表わす場合に
は、一方のイメージを他方のイメージに重ね合わせた結
果は、２つの最初のイメージの色彩を混合したものにな
ることがある。どちらの場合も、最初の２つのイメージ
の単色以外のある情報を必要とするであろう。

Ｄ２発明が解決しようとする問題点 本発明の目的は、画像プログラマに種々の機能を実行で
きるように表（所定のデータを記憶するＲＡＭ）Ｙ備え
た処理素子を使用するカラー・グラフィック・プロセッ
サを提供することである。

入力画素は表をアドレス指定するのに使われる。

入力画素の各々を指定する情報は属性データを含むこと
があり、表の２つの入力は入力画素の属性に応じて、記
憶された情報を参照して出力画素の属性を表示する。

更に本発明の目的は、画像を表わすディジタル・データ
の論理的操作を実行するカラー・グラフィック・プロセ
ッサを提供することである。

Ｅ８問題点を解決するための手段 本発明のカラー・グラフィック・プロセッサは複数ピッ
ト画素を記憶するための入力および出力Ｙ有するフレー
ム・バッファと、複数ビットの原始レジスタおよび宛先
レジスタならびに前記原始レジスタおよび宛先レジスタ
によりアドレス可能なディジタル・メモリを含む少なく
とも１つの処理素子と、前記フレーム・バッファ出力か
ら前記原始レジスタおよび宛先レジスタへのデータ・バ
スと、前記ディジタル・メモリから前記フレーム・バッ
ファ入力へのデータ・バスとを含み、前記フレーム・バ
ッファから出力された画素データはディジタル・メモリ
をアドレス指定し、前記ディジタル・メモリから取出さ
れたデータは前記フレーム・バッファに再書込みされる
。

並列動作により処理時間を短縮するため、グラフィック
・プロセッサは、単一命令複数データ（ＳＩＭＤ）並列
動作により同時に多数の画素を操作するように構成され
ている。表はＲＡＭそのものであるが、多数回（・（わ
たってコピーされるからＲＡＭの大きさは制限される。

画素の色彩属性のほかに、２バツフア装置がＺ値に関連
した画素を用いて、隠された面の問題を解決する。この
ように、画素は、色彩の外に他の特性、例えば、イメー
ジが表面にあることを示す特性を表わす。属性を独立し
たものとして扱うことにより、２バツフア装置は、フレ
ーム・バッファを修正するデータを使用し、色彩を含む
すべての属性を画像処理中に変更することができる。

このように、本発明のカラー・グラフィック・プロセッ
サは、複数ビット画素を記憶するだめの入力および出力
を有するフレーム・バッファと、複数のフィールドを有
する複数ビットの原始レジスタおよび宛先レジスタを含
む少なくとも１つの処理素子と、前記原始レジスタおよ
び宛先レジスタによりアドレス可能で、原始レジスタお
よび宛先レジスタのフィールドごとに見なったセクショ
ンを含むディジタル・メモリとを備えている。従って、
ディジタル・メモリの１つのセクションは、原始レジス
タおよび宛先レジスタの特定のフィールドだけでなく、
更にディジタル・メモリの異なったセクションの出力に
よってもアドレス指定することができる。いくつかの小
容量のＲＡＭにより大容量の１つのＲＡＭのタスクを有
効に実行するので、所要記憶容量がかなり少な（なる。

Ｆ、実施例 第１図は本発明のカラー・グラフィック・システムのブ
ロック図を示す。フレーム・バッファ・プレーン１１は
ＮプレーンのＦＢＰ　１〜ＦＢＰＮから成り、画素は各
プレーンからのビットで構成される。また図面には、同
時にＭ画素を処理し５るＭ個の処理素子１２（ＰＥ１〜
ＰＥＭ）が示されている。一般に処理素子１２は、メモ
ＩＪ　Ｐ　Ｅ　ＲＡＭ１５’＆アドレス指定するのに使
用する画素（ＦＢＰ１〜ＦＢＰＮの各プレーンからのビ
ット）を受取る原始し／タスク（５Ｒ）１３および宛先
レジスタ（ＤＲ）１４を含み、カラー・ビットを構築す
る処理動作を実行する。ＰＥＲＡＭ１５の出力は（各プ
レーンに１ビツトずつ）フレーム・バッファに返送され
、かつホスト・データ・バスにも使用される。この構成
により、各画素が（各７レーム・バッファ・プレーンか
ら１ビツトずつの）Ｎビットを有する場合、Ｍ画素の併
行処理が可能である。フレーム・バッファ・プレーン１
１のアドレスは、ホスト・アドレス・バスから順次、指
定することができる。ホスト・データ・バスは、図示の
ようにＦＢＰ　ｉ〜ＦＢＰＮならびにＰＥ１−ＰＦＪＭ
を１１１］御することにより、画像処理を制御する。

第２図はフレーム・バッファ・プレーン１１の詳削を示
す。この実施例はＭＯ〜Ｍ６かもなる４つのＲＡＭ１６
　　　ＴＩ（テキサス・インスルメンツ）社のＴＭＳ　
１６を用いることがある−を示す。ＲＡＭ１６は２ポ一
ト方式である。順次ボートすなわちリフレッシュ・ボー
トは、３つの信号：５ＣＬＫ、ＳＩＮおよび５ＯＵＴに
より制御される。このボートは周知であるので細部説明
は省略する。

並列更新ボートでは一般に下記の信号ニアトンが用いら
れる。ＭＯ〜Ｍ３のそれぞれに供給される異なった信号
は、ＷＥＯ〜ＷＥ３（ライト・イネーブル信号）、Ｄｏ
−Ｄ３（データ・イン）ならびにＱＯ−Ｑ３（データ・
アウト）である。フレーム・バッファ・プレーン１１は
、並列アクセスされた４画素の中のそれぞれの１ビツト
のアクセスを可能にする。４つのＲＡＭ１６　（ＭＯ〜
Ｍ３）により、ＣＲＴ上で５１２Ｘ５１２の解像度が得
られる。ビデオＲＡＭ（ＭＯ〜Ｍ３）はそれぞれ６４Ｋ
Ｘ１の記憶容量を有するものと仮定する。

第３図は代表的な処理素子（ＰＥ）１１の詳細を示す。

原始レジスタ（ＳＲ）１３と宛先レジスタ（ＤＲ）１４
はＰＥＲＡＭＩ　５のアドレスを供給し、ＰＥＲＡＭ１
５の出力は、ホスト（図示せｆ）とインタフェースする
トランシーバ（ＴＲ）１８に使用可能である。処理素子
への入カニＤＯ〜Ｄ３は、５Ｒ１３およびＤＲ１４に共
用される。

フレーム・バッファへの出力１ｄＱＯ〜Ｑ３であり、ホ
スト・データ・バスへの出力はＢＯ〜Ｂ３である。ＰＥ
ＲＡＭ１５はＲＡＭＷＥ　（ＲＡＭライト・イネーブル
信号）およびＲＡＭＥＮ（ＲＡＭイネーブル信号）によ
り制御される。トランシーバ（ＴＲＪ１８の方向はＤＩ
Ｒにより制御され、トランシーバはＥＮにより使用可能
になる。ＤＯ〜Ｄ′５はＱＯ〜Ｑ５に接続されている。

信号ＳＷＥおよびＤＷＥは、５Ｒ１３およびＤＲｌ　４
をロードするのに使用される。

第４Ａ図〜第４Ｃ図の実施例は、４つのフレーム・バッ
ファ・プレーンＦＢＰ　１〜４と４つ）処理素子ＰＥ１
〜４の間の接続の詳細を示す。処理Ｓ子とフレーム・バ
ッファ・プレーンを接続するのは、４本のバスｂ１、ｂ
２、ｂ３およびｂ４である。バスの各ｉ　−１，２，３
および４と付番すｔｔ、−（いるーは、フレーム・バッ
ファ・プレーンと処理素子の間の相互接続関係を示す。

フレーム・バッファ・プレーンに出入りする線はすべて
付番されているので、相互接続関係は明白である。

各画素が４ピツトを有する（ＮとＭはどちらも４に等し
い）場合、この構成により４画素を並列に処理すること
ができる。フレーム・バッファはホスト・アドレス・バ
ス（ＨＡＢ）によりアドレス指定される。１６ピツトの
ホスト・アドレス・バス（ＨＡＢ）の最上位パイ）（Ｍ
ＳＢ）および最下位バイト（ＬＳＢ）は、アドレス・マ
ルチプレクサ（ＡＤＭｔＪＸ　）２０によりマルチプレ
クシングされ、８ビツト・アドレス入力としてフレーム
、バッファ・プレーンに送られる。

ライト・マスク・レジスタ（ＷＭＲ）１９は、ライト・
マスク・レジスタの各ビットを４つのフレーム・バッフ
ァ・プレーンのそれぞれに書込み、それにより、１つの
画素をフレーム・バッファに書込むことができる。処理
素子ＰＥ１〜ＰＥ４の出力（データ線ＢＯ〜Ｂ３）は、
トランシーバ（ＴＲ）１８および処理素子自身に接続さ
れる。処理素子選択レジスタ（ＰＳＲ）２１は、どの処
理素子をホスト・データ・バス（ＨＤＢ）に接続すべき
かを制御する。ライト・マスク・レジスタ（ＷＭＲ）お
よび処理素子選択レジスタ（ＰＳＲ）はどちらもホスト
・データ・バス（ＨＤＢ）を介してロードされる。

シーケンサ（ＳＥＱ）１７は、制御信号のシーケンスを
システムに供給し、マイクロ制御メモリ（ＭＣＭ）２２
のアドレス指定を可能にする。ＭＣＭ２２の出力（Ｕｌ
〜Ｕ９）は、ＦＢＰ１〜４およびＰＥＩ〜４の制御信号
である。

ホスト・データ・バス（ＨＤＢ）はシーケンサ（ＳＥＱ
）１７に命令コードを供給する（後述）。

第４図では、Ｎ＝Ｍ＝４として説明したが、一般に、Ｎ
とＭは完全に独立していることは明白である。

ＭＣＭ２２の制御ビット１　（Ｕｌ　）の値により、Ｗ
ＭＲ１９の出力は、フレーム・バッファのすべてのプレ
ーンの特定の画素を使用可能にする。制御ビット１（ｔ
Ｊｌ）は、ＯＲゲート（ＯＲ１〜０Ｒ３）を介してＷＭ
Ｒ１９の出力をフレーム・バッファに送る。制御ビット
Ｕ２、Ｕ３およびＵ４は、バッファＢで遅延された共通
のＲＡＳ、ＣＡＳおよびＴＲ／ＱＥ信号をＦＢＰＩ〜４
に供給する。

制御ピッ）Ｕ３はＡＤＭＵＸ２０を制御するのにも使用
される。制御ピッ）Ｕ５およびＵ６は、処理素子（ＰＥ
）の原始ライト・イネーブル（ＳＷＥ）および宛先ライ
ト・イネーブル（ＤＷＥ　）信号である。制御ビットＵ
７、Ｕ８およびＵ９は、処理素子（ＰＥ）のＲＡ　Ｍイ
ネーブル（ＲＡＭＥＮ）、ＲＡＭライト・イネーブル（
ＲＡＭＷＥ）および指令（ＤＩＲ）信号である。

第５Ａ図および第５Ｂ図は５ＥＱ１７およびＭＣＭ２２
により生成された典型的なＯＰココ−ドおよび制御信号
を示す。ＯＰコードはＨＯ８Ｔ（ホスト）、ＦＢ（フレ
ーム・バッファ）、ＰＥ５Ｒ（処理素子原始レジスタ）
、ＰＥＤＲ（処理素子宛先レジスタ）およびＰＥＲＡＭ
（処理素子ＲＡＭ）の間のデータ転送を示す。第５Ａ図
および第５Ｂ図の縦の欄は左から順次に、ＯＰコード、
シーケンサ・サイクル（１〜４）の各々の制御ビット（
Ｕ１〜Ｕ９）、ならびに各サイクル中に供給されるデー
タを示す。最後の２つの欄は、各サイクル中のＰＳＲレ
ジスタおよびＷＭＲレジスタの有効なデータ値である。

左端の欄は８つの基本的な転送動作で、例えばＰＥＲＡ
Ｍ→ＦＢは、ＰＥＲＡＭからフレーム・バッファへの転
送動作を示す。

第６図は、原始イメージＳと目的イメージＤを組合せて
新しい目的イメージＤを生成するコピー機能の例を示す
。図示のように、原始イメージは、第１の色彩のＡ画素
および透明なＴ画素の２種類の画素を含み、目的イメー
ジは、透明なＴ画素および、原始イメージのＡ画素とは
異なった第２の色彩のＢ画素を含む。画像プログラマは
、（Ａ画素が）Ｂ画素を無効にする新しい目的イメージ
の生成を要求しているものと仮定する。第６図に示す表
は３つの欄を有し、Ｓ欄は原始イメージ中の２種類の画
素を表わし、Ｄ欄は目的イメージ中の２種類の画素を表
わす。３番目の欄は、Ｓ欄とＤ欄を重ね合わせた結果生
成された新しいＤ欄を示す。この表の行１〜４のそれぞ
れに４つの異なった組合せが示されている。行１はＡ画
素とＢ画素が同一画素位置に置かれるとＡ画素が表示さ
れることを示す。行２は、原始イメージのＴ画素と目的
イメージのＢ画素が同じ画素位置を占めると、Ｂ画素が
表示されることを示す。１行３は原始イメージのＡ画素
が目的イメージのＴ画素を無効にし、Ａ画素が表示され
ることを示す。

行４は、２つのＴ画素が同一画素位置に置かれると、Ｔ
画素が表示されることを示す。

以上の説明で明らかなように、第６図に示す表を反映す
るように、ＰＥＲＡＭをロードすることにより、第１図
〜第４Ｃ図に示された装置ｉは所望の結果を生成する。

すなわち、Ａ画素を表わすデータ、が５Ｒ１３にロード
され、Ｂ画素に対応するイ直がＤＲ１４にロードされる
と、ＰＥＲＡＭの出力はＡ画素になる。その他の組合せ
の場合も、第６図の表のそれぞれの行に対応する結果が
生成されるのは明白である。

第７図は別の画像処理動作を示す。第７図で、原始イメ
ージおよび目的イメージはそれぞれ、ＳおよびＤで示さ
れる。結果（新しいＤ）は、Ａ画素およびＢ画素を共有
するイメージ領域にＣ画素（例えば、新しいカラー）が
表示されることを示す。第７図に示す表に従ってＰＥＲ
ＡＭに適切にロードすることにより、対応する結果が得
られる。

すなわち、第７図の表の最初の行は、Ａ画素およびＢ画
素が原始イメージおよび目的イメージで対応する領域を
占める場合、ＰＥＲＡＭに、例えば半透明の作用を生じ
る新しいＣ画素に相当する出力が生成されることを示す
。

第８図は更に別の動作を示す。この図面では、色彩優先
順位による新しい目的イメージＤの生成を表わし、色彩
は物体の２座標を表わす。第８図には、原始イメージＳ
と目的イメージＤが示されている。原始領域はＡ画素か
らなる１つの長方形領域を含む。目的イメージは、ある
背景（説明省略）の上に、種類の異なる６つの画素Ｂ１
ＣおよびＤ（例えば、色彩が異なっていることがある）
を含み、Ｄ画素に対応する領域の部分は他の領域により
隠され、Ｃ画素に対応する領域の部分もＢ画素の領域に
より隠されている。所望の結果は新しいＤに示されてい
る。すなわち、Ａ画素はＢ画素とＣ画素の領域により隠
されているが、Ｄ画素の領域はＡ画素の領域により隠さ
れている。第８図の表のそれぞれの行は、８つの異なっ
た組合せとその結果を示す。行１は、Ａ画素とＢ画素が
同一の画素位置を占めると、結果はＢ画素が表示される
（Ｂ画素はＡ画素を隠す、すなわちＡ画素の上に重なる
）。行２ば、Ａ画素とＣ画素の場合に同じ条件があては
まることを示す。それに対し、行６は、Ａ画素がＤ画素
の上に重なる、すなわちＤ画素を隠すことを示す。行４
〜８は、それぞれ、Ａ画素が目的イメージの背景の上に
重なり、目的イメージのＤ画素、Ｃ画素およびＢ画素が
原始イメージの背景すなわちＴ画素の上に重なり、背景
すなわちＴ画素が原始イメージおよび目的イメージで双
方の対応する位置にある場合にはその結果はＴ画素にな
ることを示す。第８図の表に示すようなデータをＰＥＲ
ＡＭにロードすることにより所望の結果が第１図〜第４
Ｃ図の装置によって生成されることは、当業者には明白
である。

第９図は、画素および独立した属性を処理し５る変形処
理素子Ｍ　Ｐ　Ｅを示す。第９図で、ＳＲおよびＤＲＫ
ＳＲＭ２３およびＤＲＭ２４に置換えられ、ＳＲＭ２３
およびＤＲＭ２４はそれぞれ、６つのフィールド５ＲＡ
−３ＲＣおよびＤＲＡ〜ＤＲＣを有する。ＰＥＲＡＭは
ＰＥＲＡＭＡ２５、ＰＥＲＡＭＢ２６およびＰＥＲＡＭ
Ｃ２７に置換えられている。この処理素子は、フレーム
・バッファからアクセスされる１２ビツト、基本画素デ
ータの４ビツトおよび独立した属性データの８ビツトの
方式に適合する。第４図のフレーム・バッファを、４ビ
ット方式の代りに１２ビット方式に拡張する（ワード当
りのビット数は任意である）と、１２のフレーム・バッ
ファ・ブレーンＦＢＰ１〜１２と任意数、例えは４つの
処理素子がある。

画素の長さは基本画素データの４ビツト、属性は任意に
８ピツトの長さと仮定すると、この方式は（色彩または
強度もしくは両者を表わす）４ピツト画素および２つの
独立した４ビツト属性を可能にする。トランシーバＴ２
（１２ビツトのトランシーバ）ハ、フレーム・バッファ
（ＦＢ）、原始レジスタ（ＳＲＭ）および宛先レジスタ
（ＤＲＭ）との通信に使用される。Ｔ２は、ＰＥＲＡＭ
Ａ。

ＰＥＲＡＭＢおよびＰＥＲＡＭＣとの１２ビツト（それ
ぞれの４ビツト）の通信も可能である。ＰＥＲＡＭＢお
よびＰＥＲＡＭＣの出力の２ピツトは、トランシーバＴ
１により４ビツトを形成してホスト・データ・バスに送
られる。従って、Ｔ１およびＴ２を介して合計１６ビツ
トがホスト・データ・バスに送られる。このように、Ｔ
１はＲＡＭをロードするが、Ｔ２はＦＢ、ＳＲおよびＤ
Ｒとの通信ならびにＲＡＭのロードを行なう。

第９図において、画素のフィールドＡ１ＢおよびＣはそ
れぞれ、色彩属性、透明度属性およびＺ値に関係する。

図示のように、原始レジスタＳＲＭおよび宛先レジスタ
ＤＲＭはそれぞれ、フィールド５ＲＡ−８ＲＣおよびＤ
ＲＡ−ＤＲＣ乞含む。

本発明の他の実施例の場合のように、原始および宛先レ
ジスタはフレーム・バッファからロードされ、処理素子
内の表をアドレス指定するのに使われる。第９図の変形
処理素子ＭＰＥは、ＳＲＭとＤＲＭの異なったフィール
ドがＰＥＲＡＭＡ−ＰＥＲＡＭＡ２５それぞれアドレス
指定することを示す。ＰＥＲＡＭＡ−ＰＥＲＡＭＣに記
憶された表は、ホスト・データ・バスからロードするこ
とができ、かつ、表索引により適切な機能を実行するた
め、異なった順次動作の合間に頻繁にロードすることが
できる。ＰＥＲＡＭＣは、原始画素と目的画素の２値を
比較し、どとらの画素がもう一方の画素によって隠され
るかを決定することができる。この（比較）動作の結果
はＰＥＲＡＭＨのアドレス指定を支援するのに使用する
ことができる。

同様に、ＰＥＲＡＭＢの出力を用いてＰＥＲＡＭＡ”ｋ
アドレス指定することができる。結果、例えばＰＥＲＡ
ＭＡの出力の値は、下Ｈ己の式から得られる。

ＲＥＳ−＝ＯＵＴＡ（ＦＳｌ、　　ＦＤｌ、　　０ＵＴ
Ｂ（ＦＳ２゜ＦＢ２．）、０ＵＴＣ（ＦＳ３．ＦＢ５　
））ただり、、Ｒｇｓはフレーム・バッファＦＢに書込
まれる色彩値の結果、０ＵＴＸはＲＡＭＸの出力（上式
ではＸはＡ、　ＢまたはＣ）、ＦＳｎは原始レジスタか
らのフィールドｎ（属性フィールド）、ＦＤｎは宛先レ
ジスタからのフィールドｎ（属性フィールド）である。

第９図の例では、不透明、半透明および透明ン特性とす
る画素によるコピー動作を行なうことができろ。Ｚ値は
、どの画素が上部にあるかを、ＰＥＲＡＭＣの内容によ
り決定する。ＰＥＲＡＭＣの出力および透明度属性（Ｂ
フィールド）により、３つの結果のうちの１つが決定さ
れる。すなわち原始レジスタの色彩値が複写されるか、
宛先レジスタの色彩値が複写されるか、もしくは、どち
らのレジスタの色彩値も複写されず、代りに新しい半透
明の色彩値が複写されることになる。透明度フィールド
Ｂの内容は、ＰＥＲＡＭＡ’＆アドレス指定するのに使
用され、それにより結果が決まる。

別の更に限定された例では、Ａフィールドが色彩フィー
ルドになり、ＢおよびＣフィールドがそれぞれ、Ｚ値の
下位および上位部分になることがある。この場合、ＰＥ
ＲＡＭＣの出力は、原始イメークまたは目的イメージの
どちらかが上部になるか、もしくは同格であることを表
わすことがある。後者の場合、ＰＥＲＡＭＢの出力は、
原始イメージまたは目的イメージのどちらが上部になる
かを決定し、ＰＥＲＡＭＣからの同格出力を解決する。

更に簡単な例では、Ｃフィールドを除去することにより
、ＭＰＥは表Ｐ　Ｅ　ＲＡ　Ｍ　ＡおよびＰＥＲＡＭＢ
だげを備え、ＳＲＭはフィールドＳＲＡおよびＳＲＢだ
げを、ＤＲＭはフィールドＤＲＡおよびＤＲＭだけを備
える。この例では、Ａの表およびフィールドは色彩を表
わし、Ｂの表およびフィールドはＺ値を表わすので、画
素情報は色彩と２値の双方を含む。ＰＥＲＡＭＢは、Ｚ
値を比較し、ＰＥＲＡＭＡの２ビツトの結果の生成に用
いる情報を得る。ＰＥＲＡＭＡは、Ｚ値を用いてコピー
動作暑行ない、フレーム・バッファに戻すべき正しい値
を生成する。

Ｇ０発明の効果 本発明によるカラー・グラフィック・プロセッサにより
、色彩を含む複数の画素の広範囲の操作を迅速に行なう
こζかできる。

【図面の簡単な説明】

第１図は本発明の良好な実施例のブロック図、第２図は
第１図に示すフレーム・バッファ・ブレーン（ＦＢＰ）
の詳細図、 第３図は代表的な処理素子ＰＥの詳細ブロック図、 第４Ａ図〜第４Ｃ図は、４ビツト画素を供給し、同時に
４画素を操作するためのＦＢＰ　１〜４およびＰＥ１〜
４を具備する特定の実施例の詳細な相互接続図、第４Ｄ
図は第４Ａ図〜第４Ｃ図の配置関係を示す図、 第５Ａ図および第５Ｂ図はマイクロ制御メモリＭＣＭの
内容に関する表を示す図、 第６図〜第８図は本発明の良好な実施例によるいくつか
の異なった画像処理機能を示す図、第９図は変形処理素
子ＭＰＥの１形式のブロツ図である。 １１・・・・フレーム・バッファ・プレーン（ＦＢＰ）
、１２・・・・処理素子（ＰＥ）、１５・・・・原始レ
ジスタ（ＳＲ）、１４・・・・宛先レジスタ（ＤＲ）１
５・・・・ＰＥＲＡＭ、１６・・・・ＲＡＭ１１７・・
・・シーケンサ（ＳＥＱ）、１８・・・・トランシーバ
（ＴＲ）、１９・・・・ライト・マスク・レジスタ（Ｗ
ＭＲ）、２０・・・・アドレス・マルチ・プレクサ（Ａ
ＤＭＵＸ）、２１・・・・処理素子選択レジスタ（ＰＳ
Ｒ）、２２・・・・マイクロ制御メモリ（ＭＣＭ）、２
３・・・・ＳＲＭ、２４・・・・ＤＲＭ１２５・・・・
ＰＥＲＡＭＡ、２６・・・・ＰＥＲＡＭＢ、２７・・・
・ＰＥＲＡＭＣ０ 出願人　　インタボん４ナル・ヒνネス・フシ−２ズ・
コーポレーション代理人　弁理士　　頓　　　宮　　　
孝　　　−（外１名） 本発明の良好な実施例の ブロック図 第１図 フし−ムリぐツファ・ブレーンの詳細 代表的処理素子（ＰＥ）／）洋粕ブロッシ図第３図 に） マイクロ制＠メモリＭＣＭの内容 第５Ａ図 第５Ｂ図 Ｄ 画娠苅理！Ａ亀（１） 第６Ａ図 第６Ｂ図 ＳＤ ＠徽処現機北（２） 第７Ａ図 ａｌ（Ｍｌ［＊１ｌｌ−（３） 第８Ａ図 手続補正書彷式） 昭和６１年５月２日 特許庁長官　宇　賀　道　部　殿 １、事件の表示 昭和６１年　特許願　第３２０５９号 ２、発明の名称 カラー・グラフィック・プロセッサ ３、補正をする者 事件との関係　　特許出願人 ４、代理人 ６、補正の対象 ４、図面の簡単な説明 ７、補正の内容 明細書の第２４頁の第１１行乃至第１５行に「第４Ａ図
〜第４Ｃ図は、・・・・配置関係を示す図、」とあるの
を「第４図は第４Ａ図、第４Ｂ図および第４Ｃ図の配置
関係を示す図、第４Ａ図、第４Ｂ図および第４Ｃ図は、
４ビット画素を供給し、同時に４画素を操作するための
ＦＢＰ１〜４およびＰＥＩ〜４を具備する特定の実施例
の詳細な相互接続図、」と訂正する。

Claims (1)

1. 【特許請求の範囲】 画像を表わすディジタル・データを論理的に操作するカ
   ラー・グラフィック・プロセッサであつて、 複数ビット画素を記憶するための入力および出力を有す
   るフレーム・バッファと、 複数ビットの原始レジスタおよび宛先レジスタおよび前
   記原始レジスタおよび宛先レジスタによりアドレス指定
   可能なディジタル・メモリを含む少くとも１つの処理素
   子と、 前記フレーム・バッファ出力から前記原始レジスタおよ
   び宛先レジスタへのデータ・バスおよび前記ディジタル
   ・メモリから前記フレーム・バツフアへのデータ・バス
   と を含み、 前記フレーム・バッファから出力された画素データによ
   り前記ディジタル・メモリをアドレス指定し、前記ディ
   ジタル・メモリから取出されたデータを前記フレーム・
   バッファに再書込みするようにしたことを特徴とするカ
   ラー・グラフィック・プロセッサ。