JPS6126304B2 - - Google Patents

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JPS6126304B2
JPS6126304B2 JP55109117A JP10911780A JPS6126304B2 JP S6126304 B2 JPS6126304 B2 JP S6126304B2 JP 55109117 A JP55109117 A JP 55109117A JP 10911780 A JP10911780 A JP 10911780A JP S6126304 B2 JPS6126304 B2 JP S6126304B2
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graph
output
signal
inductor
input terminal
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JP55109117A
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JPS5629464A (en
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Daburyuu Haido Jon
Daburyuu Jima Denisu
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Hewlett Packard Japan Inc
Original Assignee
Yokogawa Hewlett Packard Ltd
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Publication date
Application filed by Yokogawa Hewlett Packard Ltd filed Critical Yokogawa Hewlett Packard Ltd
Publication of JPS5629464A publication Critical patent/JPS5629464A/ja
Publication of JPS6126304B2 publication Critical patent/JPS6126304B2/ja
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
    • H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
    • H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
    • H02M3/325—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal
    • H02M3/335—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/3353—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only having at least two simultaneously operating switches on the input side, e.g. "double forward" or "double (switched) flyback" converter

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Measurement Of Current Or Voltage (AREA)

Description

【発明の詳細な説明】 本発明はフライバツク電源としても使用可能な
直流電源に関するものである。フライバツク電源
は整流器とフイルタとを備え、入力した電源ライ
ン又は交流電源をまず直流の電圧、電流に変換す
る。この直流の電圧・電流は、まだレギユレイト
（regulate）されていない。更にフライバツク電
源は、前記した直流の電圧、電流を第１のインダ
クタへ導入するスイツチと、この第１のインダク
タと電磁的に結合した第２のインダクタと、この
第２のインダクタに接続されたダイオードと出力
コンデンサなどから構成される。出力は出力コン
デンサの両端子間から取り出され、負荷は出力コ
ンデンサへ並列に接続される。
スイツチがオン（close）となると第１のイン
ダクタにはランプ状（ramp）の電流が流れる
が、第２のインダクタには、電流は流れない。そ
の理由は第２のインダクタへ直列に挿入されたダ
イオードの極性により電流が阻止されるからであ
る。次にスイツチがオフ（open）になると第１
のインダクタの電流はゼロとなり第１のインダク
タに発生していた電磁エネルギーは減衰する。従
つて第１のインダクタと電磁的に結合している第
２のインダクタには前記の逆方向に誘導電圧が生
じ、ダイオードを介して出力コンデンサを充電す
る如く電流が流れる。
出力電圧を調整する一つの手段としてスイツチ
を或る一定時間ごとに動作させ、そのオンとなつ
ている時間幅をコントロールする方法がある。こ
の方法は、一定の周波数のもとで動作させるパル
ス幅変調方式の制御にほかならない。この方式に
おいて、スイツチのオン区間は、ランプ信号ＶR
がエラー（error）信号ＶEと等しくなつた時点で
終了する。すなわち、ランプ信号ＶRがエラー信
号ＶEと交叉した時点でスイツチは、オンからオ
フへ変化する。このランプ信号ＶRは、スイツチ
のオンとともに発生し、またエラー信号ＶEは所
望の出力電圧と実際の出力電圧との差に比例した
信号を表わすものである。しかしながら、ランプ
信号ＶRとエラー信号ＶEとが等しくなつてスイツ
チがオフとなるまでには時間遅れT1が存在す
る。この時間遅れT1の間に、第１のインダクタ
に流れる電流は増加し、T1後にスイツチがオフ
となつたときには、第１のインダクタの磁気場
（magnetic field）にエネルギーが蓄えられる。
その結果、負荷へ供給すべき必要量よりも多くの
電荷が、出力コンデンサへ充電される。
普通の負荷状態においては、前記した出力コン
デンサへ誤つて加えられた電荷により帰還増幅器
はエラー信号ＶEを下げるように作用する。この
ことは、スイツチがオンとなつている時間を短縮
し、必要とされる定常レベルへ充電される電荷を
減少させる。
負荷が低減すると、T1によつて生じた誤差の
補償は、エラー信号ＶEを更に減少させることに
より達成される。
しかし低負荷に対応してスイツチのオン時間を
短縮してゆくには限界がある。すなわちスイツチ
のオン時間を或る一定値以下まで短縮することは
できない。これは前述した如く、スイツチがオン
となるごとに最低T1時間オンとならざるを得な
いからである。
従つて無負荷時においては、充電されるべき電
荷量はゼロであるのに対し、この一定間隔でスイ
ツチをオンさせる方式のフライバツク電源におい
ては、スイツチがオンとなるごとに、或る量の電
荷がチヤージされる。その結果、この方式におい
ては無負荷時における正確なレギユレーシヨンを
得ることはできない。従つて、もし無負荷で動作
させる必要がある場合には、パルス幅を変化させ
る必要がある。すなわち、周波数を可変して制御
する必要がある。しかし、この手段は、困難な低
周波フイルタを設けなければならず好ましいこと
ではない。
本発明は以上に記した従来の欠点を改善した特
にフライバツク電源として最適な直流電源を提供
せんとするものである。以下本発明を簡単に説明
する。
従来の装置においては、スイツチはクロツクパ
ルスの或る部分、例えば立上りエツジ（rising
edge）、でオンとなりまだレギユレートされてい
ないDC電圧を第１のインダクタへ導入してい
た。またランプ信号ＶRがエラー信号ＶEを越えた
後、T1秒後にスイツチ制御手段とコンパレータ
によりスイツチはオフとされていた。
しかしながら本発明においては、クロツクパル
スの立上りエツジと、スイツチがオンとなるまで
の間に遅れ時間T2を設けるようにした。この遅
れ時間T2は前記したT1時間より大きくなるよう
に設定されている。ランプ信号はクロツクパルス
の立上りエツジで増加を始めるが、このランプ信
号がクロツクパルスを積分することによつて得ら
れるものであるならば、T1より大きなT2を確保
するに十分な時間遅れを必要とするだけである。
しかし、もし変成器の１次巻線に流れる電流に比
例した電流ランプ信号ＶRIを用いることにより、
いかなる負荷状態においても、レギユレーシヨン
が達成されるならば、時間遅れ T2は何の効果
も有さない。本発明においては電流ランプ信号Ｖ
RIとエラー信号とが等しくなるまで、スイツチは
オフとなれないからである。しかしエラー信号の
レベルとの関係でコンパレータを動作させるため
に補助ランプ信号ＶRAが必要である。この補助ラ
ンプ信号ＶRAは従来の装置において使用されたも
のと同様なものである。
従つて本発明において、スイツチは電流ランプ
信号ＶRIと補助ランプ信号ＶRAとの加算値がエラ
ー信号ＶEと等しくなつた時に、オフとなるか、
又は電流ランプ信号ＶRIは補助ランプ信号ＶRAの
どちらかがエラー信号ＶEと等しくなつた時にオ
フとなる。
以下図面を基にして本発明を詳細に説明する。
第１図は本発明に係る直流電源の１例を示す構
成図、第１Ａ図は、第１図に示した時間遅れT2
の１実施例、第２図は第１図装置の各部の動作波
形を、無負荷、低負荷、通常負荷の３つの場合に
分けて示した図である。なおグラフＡはクロツク
パルスを表わし、グラフＢは、グラフＡのクロツ
クパルスを積分した信号とグラフＧの信号すなわ
ちインダクタ４０に流れる電流とを加算した合成
のランプ信号を示す。更に点線でエラー信号を示
す。グラフＣはＤ形フリツプフリツプのＲ入力端
子に加えられた電圧波形を示し、グラフＤは時間
T2遅らせたクロツクパルスを示し、グラフＥは
スイツチの動作を示し、グラフＦは第１のインダ
クタに流れる電流を示し、グラフＧはインダクタ
４０に流れる電流を示し、グラフＨは第２のイン
ダクタに流れる電流を示す。
第１図において電源２から交流の電流電圧が整
流器４へ導入される。この電源２としては例えば
電力ラインなどが使用される。整流器４からはま
だレギユレートされていない直流の電流電圧が出
力され平滑用コンデンサ６の両端に加えられる。
ダイオードd1と電界効果形トランジスタF1とか
らなる第１の直列回路と、電界効果形トランジス
タF2とダイオードd2とからなる第２の直列回路
とで構成されるスイツチが整流器４の両出力端へ
並列に接続される。第１のインダクタL1と電流
検出用インダクタＬSは接点J1とJ2の間に接続さ
れる。なお接点J1はダイオードd1と電界効果形ト
ランジスタ（以下単にFETと記す）F1との交
点、接点J2はダイオードd2とFET、F2との交点
である。整流器Ｒと出力コンデンサＣの直列回路
は、第２のインダクタL2の両端へ接続される。
なお第２のインダクタは第１のインダクタと磁気
的に結合し、変成器を構成するものである。出力
コンデンサＣの１端は回路アースに接続され、こ
の出力コンデンサＣの両端へ負荷ＲLが接続され
る。
FET.F1とF2のソース・ドレン間の導通は駆動
回路１０により制御され、駆動回路１０から出力
されるパルス電流は変成器の１次巻線１２，１４
を流れる。その結果、変成器の２次巻線１６，１
８に発生する誘起電圧パルスは、FET.F1とF2の
ゲート・ソース間に加えられる。２次巻線１６と
１８へ誘起した電圧は、FET.F1とF2のゲート容
量を充電する。そして逆極性のパルスによりゲー
ト容量が放電されるまで、FET.F1とF2の導通状
態を維持する。
FET.F1とF2がオンのとき、平滑用コンデンサ
６のプラス端子から電流がランプ状にFET.F2の
ドレン・ソース間、電流検出用インダクタＬS、
第１のインダクタL1、及びFET.F1のドレン・ソ
ース間を流れる。この期間、第２のインダクタ
L2には電圧が誘起されるが整流器Ｒの極性によ
り出力コンデンサへは電流が流れない。またダイ
オードd1とd2にも電流は流れない。
従来の回路においては、クロツク２０のクロツ
クパルスが直接Ｄ形フリツプフリツプ（以下単に
フリツプフリツプと記す）２２へ導入されること
によりオンへ動作していた。しかし本発明におい
ては、クロツク２０の出力は第１図に示す点線部
２３によつて時間遅れ T2だけ遅延される。
所望の値に出力電圧を維持するためFET.F1と
F2は、ターン・オフ（turn off）されるが、その
動作は以下によつて行なわれる。接点J3の電圧V1
は、負荷ＲLにおける出力電圧V0を抵抗分割して
取り出したものである。すなわち、負荷ＲLと回
路アース間に抵抗２４と２６からなる直列回路を
接続し、抵抗分割により取り出したものである。
この電圧V1は、抵抗２８を介して演算増幅器U1
の反転入力端子へ導入される。基準電圧ＶREF
は、所望の出力電圧を分割した値、すなわち、上
述した電圧V1に近似した値であつて、電源３０
によつて供給され、演算増幅器U1の非反転入力
端子へ導入される。コンデンサ３６は、演算増幅
器U1の反転入力端子・出力端子間に設けられ
る。従つて演算増幅器U1からは、実際の出力電
圧V0に対応した電圧V1と所望の出力電圧にする
ための基準電圧ＶREFとの誤差電圧を積分したエ
ラー信号ＶEが得られる。エラー信号ＶEは、コン
パレータU2の非反転入力端子へ導入される。
第２図のグラフＢに示したランプ信号は、イン
ダクタ４０に流れる電流によつて生じた電圧ＶRI
を含んでいる。この電圧ＶRIは、第１のインダク
タL1に流れる電流の増加に従つて生じ、コンパ
レータU2の反転入力端子に導入される。なお、
インダクタ４０は電流検出用インダクタＬSと磁
気的に結合されている。インダクタ４０の一端と
回路アースとの間には、ダイオードd3と抵抗４２
とで構成される直列回路が接続される。ダイオー
ドd3と抵抗４２の接続点は、抵抗４４を介してコ
ンパレータU2の反転入力端子に接続される。コ
ンパレータU2の出力は、時間遅れ T1を介して
アンドゲート４６の１入力端子へ導入される。
T1は第１図において点線４７で示されるもので
ある。アンドゲート４６の出力はフリツプフリツ
プ２２のリセツト端子へ導入される。ランプ信
号ＶRIがエラー信号ＶEより小のとき、コンパレ
ータU2の出力は“ハイ”（high）であり、従つて
フリツプフリツプ２２へは、何の影響も及ぼさな
い。逆にランプ信号ＶRIがエラー信号ＶEより大
のとき、コンパレータU2の出力は“ロー”
（low）となり、T1秒後にフリツプフリツプ２２
をリセツトする。このフリツプフリツプ２２をリ
セツトしたことにより駆動回路１０は、FET.F1
とF2のゲート容量を放電させる極性のパルスを
出力し、FET.F1とF2をオフにする。従つて第１
のインダクタL1と電流検出用インダクタＬSに流
れる電流は遮断される。この電流が遮断された時
に第１のインダクタL1と電流検出用インダクタ
ＬSにそれぞれ発生する磁界の強さは、L1とＬS
がカツト・オフ（cut off）となる時点に流れて
いた電流値に対応する。第１のインダクタL1の
磁気場の強さが減衰するにつれ第２のインダクタ
L2には電圧が誘起される。その電圧は、前記し
た場合と逆方向の極性で発生し、その結果、整流
器Ｒを介して出力コンデンサＣへ電流が流れ込
む。このコンデンサＣへ充電される電荷量は、
FET.F1とF2がカツト・オフとなる時にインダク
タL1へ流れていた電流値により左右される。
クロツク２０の出力パルスはアンドゲート４６
の他の入力端子へ導入される。クロツクパルスの
立上りエツジから立下りエツジまでの部分は“ハ
イ”レベルである。そのため、演算増幅器U1の
出力が“ハイ”レベルの場合コンパレータU2の
出力は“ハイ”レベルであり、従つてフリツプフ
リツプ２２入力端子は“ハイ”レベルである。
クロツクパルスの立下りエツジによりアンドゲー
ト４６の出力は“ロー”レベルとなり、その結果
フリツプフリツプ２２の出力は反転し、FET.F1
とF2がオフとなる。
前記したがランプ信号ＶRIがエラー信号ＶEよ
り大となつた後、FET.F1とF2がカツト・オフと
なるまでには時間遅れT1が生じる。この時間遅
れ T1を点線４７で示す。従つて第１のインダ
クタL1にはT1時間余分にランプ状の電流が流れ
続け、その結果、出力コンデンサＣへわずかに余
分のエネルギが注入される。なお、時間遅れ
T1は第１図において点線４７で表わしたが、こ
の場所に限定するものではなく、コンパレータ
U2の入力端子からFET.F1とF2のソース・ドレン
までの間であるならどこにあつてもよいものであ
る。もし大きな負荷が接続された場合、以上のこ
とは出力電圧に影響を及ぼさないが、無負荷又は
低負荷においては、影響する。
時間遅れ T2を得るには種々の手段がある
が、第１Ａ図にその１例を示す。第１Ａ図におい
て、５６で示した端子（tick）は、フリツプフリ
ツプ２２のCK端子に接続され、５８で示した端
子は抵抗４８に接続される。
本発明によれば、追加の時間遅れ要素は都合の
よい場所へ挿入してよい。例えば、第１図の点線
２３に示す如く、クロツク２０とフリツプフリツ
プのCK入力端子の間に設けられる。この時間遅
れ要素のトータル（total）の遅れ時間 T2は、
固有の時間遅れである。T1より大きく設定され
る。補助ランプ信号ＶRAは、抵抗４８とコンデン
サ５０によりクロツク２０の出力を積分して得ら
れる。抵抗４８とコンデンサ５０との接続点（Ｊ
点）における補助ランプ信号ＶRAは、抵抗５２を
介してランプ信号ＶRIと加算される。
第１図において、クロツク２０でパルスが出力
されてからT2秒後までは、フリツプフリツプ２
２のCK入力端子にこのクロツクの立上りエツジ
は到達しない。この間に補助ランプ信号ＶRAは
徐々に増加し、エラー信号ＶEと交叉するとコン
パレータU2が反転してT1秒後にフリツプフリツ
プの入力端子は、“ロー”レベルとなる。無負
荷であると仮定して、CK入力端子へクロツクパ
ルスが入力した時点において、フリツプフリツプ
の入力端子はまだ“ロー”レベルとなつている
ため、クロツクパルスの立上りエツジがCK入力
端子へ入力しても、FET.F1とF2はオン状態とな
らない。したがつてランプ信号がクロスオーバ
（crossover）してから、T1秒経過した時点で時
間遅れT2秒の時点より前に生じていれば、FET.
F1とF2はオンとならない。負荷が増加すると、
エラー信号ＶEも増加して、その結果補助ランプ
信号ＶRAは遅れ時間 T2前には電圧ＶEまで到達
しなくなる。このようにして、クロツクパルスの
立上りエツジがフリツプフリツプ２２のCK入力
端子へ到達した時には、まだクロスオーバによる
コンパレータU2の“ロー”レベルはフリツプフ
リツプ２２の入力端子へ到達しなくなる。その
結果、クロツクパルスの立上りエツジがCK入力
端子へ入力したときは、まだ入力端子が“ハ
イ”レベルであり、駆動回路１０によりFET.F1
とF2はオンとなり電流がインダクタL1とL3へ流
れる。次に前記したコンパレータU2の“ロー”
レベル出力が入力端子へ到達すると、フリツプ
フリツプ２２のＱ出力端子は“ロー”レベルとな
り、駆動回路１０によりFET.F1とF2はオフとな
り、インダクタL1とＬSの電流は遮断される。こ
のインダクタL1とＬSへ流れる電流の期間は、T2
秒遅らせたクロツクパルスの立上りエツジから、
クロスオーバした後のT1秒までの間である。
更に負荷が大きくなると、エラー信号ＶEは非
常に大きくなり、補助ランプ信号ＶRAのみでは、
エラー信号ＶEを越えることができなくなる。従
つてフリツプフリツプ２２のCK入力端子へクロ
ツクパルスの立上りエツジが入力するとFET.F1
とF2はオンとなり電流が流れる。この電流によ
りランプ信号ＶRIが生じ、ランプ信号ＶRIがエラ
ー信号ＶEを越えてからT1秒後にFET.F1とF2は
オフとなる。
第１図の詳細な動作を第２図に示すグラフＡ〜
Ｇを基にして以下に説明する。なお、第２図のグ
ラフは、レギユレーシヨンが定常となつた場合に
ついて示しており、左端部が無負荷時、中央部が
低負荷時、右端部が普通の負荷時における場合を
示している。以下の条件をもとにして動作の説明
を行なう。グラフＡに示す如く、時刻t0でクロツ
ク２０のパルスの立上りが発生する。このときコ
ンデンサ５０には電荷はチヤージされていないも
のとする。
無負荷時の動作波形を第２図の左側のグラフに
示す。時刻t0において、グラフＡに示す如くクロ
ツク２０からクロツクパルスの立上りエツジ６０
が出力される。この時刻t0のとき、補助ランプ信
号ＶRAと電流ランプ信号ＶRIの値はゼロであり、
エラー信号ＶEより小である。従つてコンパレー
タU2の出力は“ハイ”レベルである。グラフＢ
の曲線ＶRAで示される補助ランプ信号はグラフＡ
のクロツクパルスを抵抗４８とコンデンサ５０で
積分することにより得られる。グラフＢにおい
て、点線で示したエラー信号ＶEOをＶRAが点６２
で越えると、コンパレータU2の出力は“ロー”
レベルに変化する。更にT1秒後に、フリツプフ
リツプ２２の入力端子がグラフＣの６４に示す
如く“ロー”レベルとなる。フリツプフリツプ２
２はCK入力端子がゼロであるため、グラフＣに
おける点６４に対しては応答しない。またグラフ
Ｄに示す如く遅れ時間 T2後に６６の立上りエ
ツジがフリツプフリツプ２２のCK入力端子へ加
わつても、入力端子の信号がグラフＣに示す如
く“ロー”レベルであるため、フリツプフリツプ
２２のＱ出力はグラフＥの６７に示す如くゼロを
維持する。従つて駆動回路１０の出力は変化せ
ず、FET.F1とF2も変化しない。
従来の装置においては、無負荷時において、不
要の電流がインダクタへ流れるため、正確なレギ
ユレーシヨンを行なうことができなかつた。しか
し、本発明においては以上の動作のように無負荷
時においては、電流がインダクタL1とＬSに流れ
ない。同様な理由により第２のインダクタL2に
もグラフＨに示す如く、電流は流れない。
次にグラフＡに示すクロツクパルスの立下りエ
ツジが生ずると、補助ランプ信号ＶRAはグラフＢ
の７０の点において減衰し始める。更にグラフＢ
の７２の点でＶEOと交叉し、それからT1秒後
に、コンパレータU2の出力はグラフＣに示す如
く、７４の点で“ハイ”レベルに変り次のクロツ
クパルスにより以上の動作を繰り返えす。
低負荷時における動作波形を第２図の中央のグ
ラフに示す。グラフＢに示すエラー信号ＶELは無
負荷時のエラー信号ＶEOよりいくぶん大きな値と
なる。そのため補助ランプ信号ＶRAはグラフＢの
点７６までＶELを越えることができない。この場
合、点７６の発生時点は、T2秒遅らせたクロツ
クパルス（グラフＤ）の立上りエツジ７８より
T1秒未満の時間前に生じる。T2秒遅らせたグラ
フＤのクロツクパルスの立上りエツジ７８の時点
において、入力端子の電圧は、グラフＣに示す
如く“ハイ”レベルにある。従つてクロツクパル
スの立上りエツジ７８により、駆動回路１０は、
グラフＥの８０に示す如く“ハイ”レベルとな
る。従つてFET.F1とF2はオンとなりグラフＦの
８２に示す如くインダクタL1とＬSに電流が流れ
る。その結果インダクタ４０には電流ランプ信号
ＶRIが流れ、これをグラフＧに示す。この電流ラ
ンプ信号ＶRIは補助ランプ信号ＶRAと加算され、
その結果が、グラフＢに示される。点７６におい
てコンパレータU2の出力は“ロー”レベルに変
化するが、その点７６からT1秒後にコンパレー
タU2の“ロー”レベル信号がフリツプフリツプ
２２の入力端子へ入力する。すなわち、グラフ
Ｃの８４に示す如く点７６からT1 秒後に入
力端子の電圧が“ロー”レベルとなる。このグラ
フＣの８４により、駆動回路１０の出力は変化
し、FET.F1とF2はグラフＥの８６に示す如くオ
フとなる。従つて第２のインダクタL2にはグラ
フＨに示す如く電流が流れる。
グラフＡに示すクロツクパルスの立下りエツジ
９０が生じると、グラフＢに示す如く補助ランプ
信号ＶRAは９２の点から減衰をはじめ、９４の点
においてエラー信号ＶELと交叉する。この結果、
コンパレータU2の出力は直ちに“ハイ”レベル
に変化するが、この“ハイ”レベルの信号はグラ
フＣの９６に示す如く、点９４からT1秒後にフ
リツプフリツプ２２の入力端子へ入力する。こ
のようにしてクロツクパルスが入力するごとに以
上の動作を繰り返えす。
普通の負荷時における動作波形を第２図の右側
のグラフに示す。この場合には、エラー信号ＶEN
は無負荷又は低負荷時より大きな電圧であり、補
助ランプ信号ＶRAのみを積分したのでは、エラー
信号ＶENへ到達せず、従つて補助ランプ信号ＶRA
は、回路動作に対し、効果を有しない。フリツプ
フリツプ２２のCK入力端子へ、グラフＤに示す
如くクロツクパルスの立上りエツジ９８が加わる
と、Ｑ出力端子は“ハイ”レベルとなり、駆動回
路１０を介して、グラフＥの１００に示す如く、
FET.F1とF2がオンとなる。その結果グラフＦの
１０２に示す如く、インダクタL1とＬSに電流が
流れる。更にグラフＧに示す如く、電流ランプ信
号ＶRIが流れ、このＶRIはコンパレータU2の反
転入力端子において補助ランプ信号ＶRAと加算さ
れる。この加算された合成のランプ信号ＶRA＋Ｖ
RIをグラフＢに示す。この合成のランプ信号がエ
ラー信号ＶENと１０４点で交叉すると、コンパレ
ータU2の出力は“ロー”レベルとなり、T1秒後
に、この“ロー”レベルの信号はグラフＣの１０
６に示す如くフリツプフリツプの入力端子へ到
達する。これにより、駆動回路１０を介してグラ
フＥの１０８に示す如くFET.F1とF2をオフにす
る。従つてグラフＦの１１０に示す如く第１のイ
ンダクタL1の電流が遮断されるとともに、グラ
フＧに示す如くインダクタ４０に流れる電流ラン
プ信号ＶRIもゼロとなる。その結果、合成のラン
プ信号（ＶRA＋ＶRI）はグラフＢの１１２におい
てエラー信号ＶENと交叉する。第１のインダクタ
L1の電流が遮断されるのと同期して第２のイン
ダクタL2には、グラフＨに示す如く電流が流れ
る。コンパレータU2の出力が“ハイ”レベルに
変化した後T1秒を経てフリツプフリツプ２２の
入力端子へ“ハイ”レベルの信号が入力する。
このようにして、クロツクパルスが発生するたび
に以上の動作を繰り返えす。なお、グラフＢにお
ける補助ランプ信号ＶRAの１１８，１２０の部分
はフライバツク電源の動作に影響を及ぼさないの
で特に説明を要しない。
第３図は本発明に係る直流電源の他の実施例を
示す図である。第３図において第１図の構成と同
様の部分については、同一の構成番号にダツシユ
を付して示した。すなわち、第３図と第１図の違
いは点線１２８で囲んだ部分のみである。
第３図においては、２つのコンパレータを設け
ている。コンパレータU3はエラー信号ＶE′と電
流ランプ信号ＶRI′とを比較している。エラー信
号ＶE′は非反転入力端子へ導入され、電流ランプ
信号ＶRI′は反転入力端子へ導入される。コンパ
レータU4は、エラー信号ＶE′と補助ランプ信号
ＶRA′とを比較している。エラー信号ＶE′は非反
転入力端子へ導入され、補助ランプ信号ＶRA′は
コンデンサ５０′へ並列に接続された抵抗１３０
から得られ、反転入力端子へ導入される。コンパ
レータU3の出力はアンドゲート１３２の１入力
端子へ導入され、コンパレータU4の出力はアン
ドゲート１３２の他の入力端子へ導入される。ま
た、クロツク２０′の出力はアンドゲート１３２
の３番目の入力端子へ導入されれる。アンドゲー
ト１３２の出力はフリツプフリツプ２２′の入
力端子へ導入される。固有の時間遅れT3とT4
は、コンパレータU3とU4の入力がクロスオーバ
（第４図の点１３６，１４６，１５８，１６６，
１７６）してから駆動回路１０′の出力極性が反
転するまでの時間である。この T3とT4は同じ
又は異なる値であるが、T2よりは小さい値であ
る。クロツク２０′からアンドゲート１３２の３
番目の入力端子に導入した信号は、クロツクパル
スの終端部でFET.F1′とF2′をオフとさせる効果
を有する。
エラー信号ＶE′が電流ランプ信号ＶRI′より大
きい場合、コンパレータU3の出力は“ハイ”レ
ベルである。またエラー信号ＶE′が補助ランプ信
号ＶRA′より大きい場合、コンパレータU4の出力
は“ハイ”レベルである。フリツプフリツプ２
２′のCK入力端子へクロツク２０′からクロツク
パルスの立上りエツジが印加されると、Ｑ端子の
出力により駆動回路１０′を介してFET.F1とF2
をオンとし、その結果インダクタL1′とＬS′に電
流が流れる。
ＶRI′がＶE′を越えるとコンパレータU3の出力
は“ロー”レベルになり、ＶRA′がＶE′を越える
とコンパレータU4の出力は、“ロー”レベルとな
る。コンパレータU3とU4の出力の極性が反転し
てからアンドゲート１３２の入力端子の極性が反
転するまでは、それぞれ、T3秒，T4秒の遅れ時
間を要する。このような状態においては、フリツ
プフロツプ２２′のＱ出力は、“ロー”レベルとな
り従つてFET.F1′とF2′をオフにする。その結
果、インダクタL1′とＬS′に流れる電流は遮断さ
れる。
第３図に示した本発明に係る直流電源の詳細な
動作を第４図のグラフＡ〜Ｇをもとにして説明す
る。なおグラフＡはクロツクパルスを表わし、グ
ラフＢはグラフＡのクロツクパルスを積分したラ
ンプ信号ＶRA′と、インダクタ４０に流れる電流
ＶRI′と、エラー信号ＶE′とを表わしたものであ
る。グラフＣはコンパレータU4から入力される
アンドゲートの入力端子の波形を示し、グラフＤ
はフリツプフロツプの入力端子の波形を示し、
グラフＥはグラフＡのクロツクパルスをT2遅ら
せた波形を示し、グラフＦはスイツチのオン・オ
フ動作を示し、グラフＧは第１図のインダクタに
流れる電流を示し、グラフＨはコンパレータU3
から入力されるアンドゲートの入力端子の波形を
示し、グラフＩは第２のインダクタに流れる電流
を示すものである。第４図において左端部のグラ
フは無負荷時の、中央部のグラフは低負荷時の、
右端部のグラフは普通の負荷時の動作を表わして
いる。なおこれらの動作は定常値にレギユレーシ
ヨンされている場合を示したものである。また以
下の動作説明は次の条件をもとにしている。まず
グラフＡに示す如く、時刻t0においてクロツク２
０′からパルスの立上りが発生する。このときコ
ンデンサ５０′には電荷はチヤージされていない
ものとする。
無負荷時の動作波形を第４図の左側のグラフに
示す。時刻t0において、グラフＡに示す如くクロ
ツク２０′からクロツクパルスの立上りエツジ１
３４が出力される。時刻t0のとき、補助ランプ信
号ＶRA′と電流ランプ信号ＶRI′の値はゼロであ
り、エラー信号ＶEO′より小さい。従つてコンパ
レータU3とU4の出力及びアンドゲート１３２の
３番目の入力端子（クロツク２０′の出力）は、
すべて“ハイ”レベルにあるためアンドゲート１
３２の出力も“ハイ”レベルとなつている。グラ
フＢの曲線ＶRA′で示される補助ランプ信号はグ
ラフＡのクロツクパルスを抵抗４８′とコンデン
サ５０′で積分することにより得られる。グラフ
Ｂにおいて点線で示したエラー信号ＶEO′をＶR
Ａ′が点１３６で越えると、コンパレータU4の出
力は“ロー”レベルへ変化する。更にT4秒後に
アンドゲート１３２の入力端子がグラフＣの１３
８に示す如く“ロー”レベルとなる。その結果、
フリツプフロツプ２２′の入力端子はグラフＤ
に示す如く“ロー”レベルになる。このような状
態において、グラフＥに示す如く第３図の点線２
３′で表わされた時間遅れ T2によりT2秒遅らさ
れたクロツクパルスの立上りエツジ１４２がフリ
ツプフロツプ２２′のCK入力端子へ印加される。
しかしながらフリツプフロツプ２２′の入力端
子の状態は、グラフＤに示す如く“ロー”レベル
であるため、フリツプフロツプ２２′の出力Ｑ端
子は依然として“ロー”レベルのまま変化しな
い。従つてグラフＦの１４３に示す如くFET.
F1′とF2′もオフのままである。前述したように、
従来の装置においては無負荷時にインダクタ
L1′とＬS′へ電流が流れ、そのため正しいレギユ
レーシヨンを行なうことができなかつたが、本発
明においては、無負荷時において、インダクタ
L1′とＬS′に電流が流れない。インダクタＬS′へ
電流が流れないため電流ランプ信号はゼロであ
り、グラフＨに示す如くコンパレータU3の出力
は“ハイ”レベルとなつている。次にグラフＡの
１４４に示す如くクロツクパルスが“ロー”レベ
ルへ変化すると、補助ランプ信号ＶRA′は減少を
始めグラフＢの１４６の点でエラー信号ＶEO′の
値より小さくなり、コンパレータU4は“ハイ”
レベルへ変化する。T4秒後にグラフＣの１４８
に示す如くアンドゲート１３２の１入力端子は
“ハイ”レベルとなる。
低負荷時における動作波形を第４図の中央のグ
ラフに示す。グラフＥに示す如くフリツプフロツ
プ２２′のCK入力端子へクロツクパルスの立上り
エツジ１５２が印加した時点において、入力端
子は“ハイ”レベルにあるからフリツプフロツプ
２２′の出力Ｑ端子は“ハイ”レベルへ転換す
る。従つて駆動回路１０′を介してグラフＦの１
５４に示す如くFET.F1′とF2′をオンにする。イ
ンダクタL1′とＬS′にはグラフＧの１５６に示す
如く電流が流れ、その結果、グラフＢに示す電流
ランプ信号ＶRI′が生じる。しかしグラフＢの電
流ランプ信号ＶRI′が流れ始めた直後に、グラフ
Ｂの１５８に示す如く、補助ランプ信号ＶRA′が
エラー信号ＶEL′を越え、その結果コンパレータ
U4の出力は“ロー”レベルへ変化する。T4秒後
にこの“ロー”レベルの信号はグラフＣの１６０
に示す如くアンドゲート１３２へ入力する。従つ
てアンドゲート１３２の出力、すなわち、入力
端子はグラフＤの１６２に示す如く“ロー”レベ
ルへ変化する。その結果、フリツプフロツプ２
２′の出力Ｑ端子は“ロー”レベルとなり、グラ
フＦの１６４に示す如くFET.F1′とF2′はオフと
なる。更にインダクタL1′とＬS′に流れていた電
流及び電流ランプ信号ＶRI′は遮断される。その
結果、第２のインダクタL2′には、グラフＩの１
６５に示す如く、電流が流れる。なお、この場合
電流ランプ信号ＶRI′は動作に影響を与えない。
その理由は、電流ランプ信号ＶRI′がエラー信号
ＶEL′を越える前にすでに補助ランプ信号ＶRA′が
エラー信号ＶEL′を越えているからである。しか
しグラフＢの１６６に示す如く補助ランプ信号Ｖ
RA′がエラー信号ＶEL′を下まわると、コンパレー
タU4の出力は“ハイ”レベルへ転換し、T4秒後
にはアンドゲート１３２の入力端子はグラフＧの
１６８に示す如く“ハイ”レベルへ変化する。こ
のようにしてクロツクパルスが入力するたびに以
上の動作を繰り返えす。なおインダクタL1′とＬ
S′に流れる電流はグラフＥの１５２に示す立上り
エツジから流れ始め、補助ランプ信号ＶRA′がエ
ラー信号ＶEL′を越えた時点からT4 秒後に遮断
される。もしエラー信号ＶEL′の電圧が低けれ
ば、補助ランプ信号ＶRA′がエラー信号ＶEL′と早
く交叉するのでインダクタL1′とＬS′には短い期
間しか電流が流れない。逆にエラー信号ＶEL′の
電圧が高ければ、補助ランプ信号ＶRA′とエラー
信号ＶEL′との交叉は遅くなり、インダクタL1と
ＬSにはより長い期間電流が流れて、望ましいレ
ギユレーシヨンが達成される。
普通の負荷における動作波形を第４図の右端部
のグラフに示す。この場合、エラー信号ＶEN′は
無負荷又は低負荷の場合と比較して大きい。補助
ランプ信号ＶRA′は、グラフＢに示す如くエラー
信号ＶEN′と交叉するまでのレベルを有しないた
め、回路動作に影響を与えない。フリツプフロツ
プ２２′のCK入力端子へグラフＥに示す如くクロ
ツクパルスの立上りエツジ１７２が印加される
と、フリツプフロツプ２２′の出力であるＱ端子
は“ハイ”レベルになる。従つて駆動回路１０′
を介してグラフＦに示す如くFET.F1′とF2′はオ
ンとなる。その結果、インダクタL1′とＬS′には
グラフＧの１７５に示す如く電流が流れる。更に
グラフＢに示す如くインダクタ４０′に電流ラン
プ信号ＶRI′が流れる。グラフＢに示すように電
流ランプ信号ＶRI′がエラー信号ＶEN′を１７６に
おいて越えるとコンパレータU3の出力は“ロ
ー”レベルに変化する。そのコンパレータU3の
変化からT3秒後に“ロー”レベルの信号はアン
ドゲート１３２へ入力し、アンドゲート１３２の
出力を“ロー”レベルにする。フリツプフロツプ
２２′の入力端子はグラフＤの１８０に示す如
く“ロー”レベルに変化する。従つてフリツプフ
ロツプ２２′の出力であるＱ端子は駆動回路１
０′を介してグラフＦの１８２に示す如くFET.
F1′とF2′をオフにする。インダクタL1′とＬS′に
流れる電流は遮断され、グラフＢに示す如く電流
ランプ信号ＶRI′もまたゼロとなる。従つてコン
パレータU3の出力は再び“ハイ”レベルとなり
T3秒後にこの“ハイ”レベルの信号はグラフＨ
の１８４に示す如くアンドゲート１３２へ入力す
る。このようにしてクロツクパルスが印加される
ごとに以上の動作を繰り返す。また、この場合補
助ランプ信号ＶRA′がエラー信号ＶEN′と交叉しな
いためコンパレータU4の出力は常に“ハイ”レ
ベルである。インダクタL1′の電流が遮断される
と同時に第２のインダクタL2′には、グラフＩに
示す如く電流が流れる。
なお第４図において、時間遅れ T3はT4より
小さい例を示したが、T2より小さい限りにおい
てはT3＝T4＝T1であつてもよい。
このように本発明によれば、従来のフライバツ
ク電源では、困難であつた無負荷又は低負荷時の
レギユレーシヨンを正確に行なうことができその
効果は極めて大である。
【図面の簡単な説明】
第１図は本発明に係る直流電源の１例を示す
図、第１Ａ図は第１図に示した時間遅れT2の１
実施例を示す図、第２図は第１図の装置の各部の
動作波形を、無負荷、低負荷、通常負荷の３つの
場合に分けて示した図、第３図は本発明に係る直
流電源の他の例を示す図、第４図は第３図の装置
の各部の動作波形を無負荷、低負荷、通常負荷の
３つの場合に分けて示した図である。 ２…電源、４…整流器、６…平滑用コンデン
サ、１０…駆動回路、２０…クロツク、２２…フ
リツプフロツプ、２４，２６，２８，４２，４
４，４８，５２…抵抗、３６，５０…コンデン
サ、F1，F2…FET、L1…第１のインダクタ、L2
…第２のインダクタ、ＬS…電流検出用インダク
タ、４０…インダクタ、U1…演算増幅器、U2…
コンパレータ、Ｃ…出力コンデンサ、ＲL…負
荷、Ｒ…整流器、４６，１３２…アンドゲート、
U3，U4…コンパレータ。

Claims (1)

    【特許請求の範囲】
  1. １ 直流源手段と、前記直流源手段の出力信号を
    トランス手段に供給するためのスイツチ手段と、
    前記トランス手段の出力信号を直流信号に変換出
    力する直流信号出力手段と、クロツク信号を出力
    するクロツク信号発生手段と、前記クロツク信号
    を遅延するための第１遅延手段と、前記直流信号
    と基準信号とを比較しエラー信号を出力する第１
    比較手段と、ランプ信号を発生するランプ信号発
    生手段と、前記エラー信号と前記ランプ信号との
    比較結果に応じた信号を出力する第２比較手段
    と、前記第２比較手段の出力信号を遅延するため
    の第２遅延手段と、前記第１遅延手段の出力信号
    に応答して前記スイツチ手段を閉状態にし、前記
    第２遅延手段の出力信号に応答して前記スイツチ
    手段を開状態にする制御手段とから成る直流電
    源。
JP10911780A 1979-08-08 1980-08-08 Fly-back power source Granted JPS5629464A (en)

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