JPS61267413A - 入力バツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 〔概要〕　　　　　　　　　　　　・・・・３頁（産業
上の利用分野〕　　　　　　　・・・４頁〔従来の技術
〕　　　　　　　　　・・・・５頁〔発明が解決しよう
とする問題点〕　・・１３頁〔問題点を解決するための
手段〕　　・・１３頁〔作用〕　　　　　　　　　　　
　・・・１５頁〔実施例〕　　　　　　　　　　　・・
・１５頁〔発明の効果〕　　　　　　　　　・・・２９
頁〔概要〕 入力バッファ回路であって、ショットキー接合ゲート形
電界効果トランジスタを使用したＥ／Ｄ構成のソースホ
ロワ部と、Ｅ／Ｄ構成のＤＣＦＬ「 との間にゲート電流制限手段を介在させて、高雑音余裕
度を確保すると共に閾値電圧のばらつきの少ない論理回
路の実現に貢献する。

〔産業上の利用分野〕

本発明は、入力バッファ回路に関し、特に、ＬＳＩ内の
論理回路間のインクフェイスをとるための入力バッファ
回路に関するものである。

例えば情報処理装置等を構成するシステムにあっては、
ガリウム砒素（ＧａＡｓ）　Ｌ　Ｓ　Ｉに形成されてい
るショットキー接合ゲート形電界効果トランジスタ（Ｍ
ＥＳＦＥＴ）論理回路が使用されている。かようなＭＥ
ＳＦＥＴＬＳＩ間及びＥＣＬ論理回路ＬＳＩ等との接続
をなすために入力バッファ回路が必要とされている。

そのような入力バッファ回路にとって重要なフ　。

アクタ−は、所望の雑音余裕度を確保することである。

そのためには、域値電圧のばらつきが少なく、電源変動
に対しても影響のないようにすることである。

ところで、ＭＥＳＦＥＴ論理回路で特に入力バッファ回
路において、回路素子の微細化に伴い、ゲート端子に流
せる電流の大きさが、当該回路の信頼性の見地から注目
されている。そのため、電流を信頼度の点に鑑みて抑制
する必要がある。

〔従来の技術〕

第１０図は、第１の従来例であり、ＭＥＳＦＥＴを使用
したＥＣＬＬＳ　Ｉに接続された入力バッファ回路を示
す。

ところで、ＧａＡｓＬＳＩ等のＭＥＳＦＥＴを使用した
集積回路は、ＥＣＬＬＳ　Ｉの他にも広く接続されて使
用されるものであるが、ここでは、ＥＣＬＬＳ　Ｉとの
接続されたものについてみておくものとする。

第１０図において、入力バッファ回路１１１の入力端子
１１３Ａ、Ｂは前段のＥＣＬ　（図示せず）が接続され
ており、また、その出力端子１１５は次段の論理回路（
図示せず）の内部ゲート回路１１７が接続されている。

ここで、入力バッファ回路１１１の３つのＭＥＳＦＥＴ
であるＴＲ，、ＴＲ２およびＴＲ３でソースホロワ部を
形成していると共に、他の２つのＭＥＳＦＥＴであるＴ
Ｒ４およびＴＲ５でＤＣＦＬ　（Ｄｉｒｅｃｔ　Ｃｏｕ
ｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ）部を形成している。

また、内部ゲート回路１１７は、２つのＭＥＳＦＥＴで
あるＴＲＧおよびＴＲＹでＤＣＦＬを形成している。

また、供給電圧としては、ＶＥＥ　＝　−３，６Ｖ。

ＶＴ＝−２Ｖとしている。

これらＭＥＳＦＥＴにつき、ＴＲ１，ＴＲ２１Ｔｎ　ｓ
　、　ＴＲｓおよびＴＲＹはノーマリオン形ＦＥＴ　（
Ｄ−ＦＥＴ、閾値電圧ＶＴ　ＨＤ＝−１，０〜−０，３
Ｖ）であり、また、ＴＲ４およびＴＲＩＩはノーマリオ
フ形ＦＥＴ　（Ｅ−ＦＥＴ、ＶＴ）ＩＤ＝０〜０．３Ｖ
）である。これらＴＲ１〜ＴＲＹのそれぞれのゲート＠
Ｗ＊および閾値電圧ＶＴＨの例を次の第１表に示してお
く。

メー」−一表 ところで、ＥＣＬレベルの一般的な値は、“高”論理レ
ベルは−０，８Ｖ、　　”低”論理レベルは−１，７■
および閾値レベルは−１，３■である。

これに対して、ＭＥ　Ｓ　Ｆ　ＥＴ入カバンファ回路１
１１における出力電圧値であって、一般的なＭＥＳＦＥ
Ｔ回路（ＤＣＦＬ回路）のレベルは、“高”レベルが−
１，３５Ｖ、　　“低”レベルが−１，９■および閾値
レベルが−１，６３Ｖである。

このように、ＥＣＬレベルとＭＥＳＦＥＴレベルとには
相違があるので、レベルの整合を図るために入力バッフ
ァ回路１１１を設計して介在させなければならない。

第１１図は別な従来例を示す。第１０図と異なる構成は
、ソースホロワ部を形成する２つのＭＥ”５ＦＥＴであ
るＴＲＩおよびＴＲ３のソース−ドレイン間に抵抗素子
Ｒを挿入したことである。この構成における各ＭＥＳＦ
ＥＴのゲート幅Ｗｇと闇値電圧ＶＴＲとを第２表にして
示す。

また、抵抗素子Ｒの抵抗値は１１０Ωであり、これはデ
ィスクリートな抵抗でもよく、半導体トランジスタ等の
アクテオブ抵抗で形成されることもある。

第１２図は、第１０図に示す第１従来例の入力電圧ＶＩ
Ｎ対出力電圧ＶＯＵＴの特性を示す。ここで、実線１２
１は典型的な特性（標準値）であり、入力電圧ＶＩＮが
−１，３■のとき出力電圧■ＯＵＴが−１，６３Ｖであ
る。また、点線１２３Ａ。

１２３Ｂは、製造等に因る素子ばらつきを考慮した場合
のＶＩＮ−ＶＯＵＴ特性である。従って、入力バッファ
回路１１１における闇値電圧ＶＴＨの変化幅ΔＶＴＨは
略±１２０〜１５０ｍＶと極めて大きい。

また、第１１図に示した第２従来例の場合における入力
電圧ＶＩＮ対出力電圧ｖｏｔｒＴの特性も略同様であり
、闇値電圧ＶＴＨの変化幅ΔＶＴＨも略同様な値である
。

従って、従来例にあっては、ＥＣＬレベルと比較してそ
の直流における減少する雑音余裕ΔＶＩＮは、 ΔＶ　Ｔ　Ｎ　＝　（１２０〜１５０　）　Ｘ　２　’
：：　３００ｍＶとなり・ＥＣＬ振幅の約３０％も減少
することとなり、動作余裕度の確保が難しいといった問
題点があった。

ところで、例えば、ＧａＡｓのＭＥＳＦＥＴの場合、シ
ョットキー接合の順方向電圧ＶＦが約０．６Ｖであるが
、当該ＭＥＳＦＥＴのゲートＧ−ソースＳ間に０．６■
以上の電圧を印加すると、その間に大きな電流が流れる
こととなる。

しかしながら、近時素子の微細化に伴い、当該素子の信
頼性の見地からしてＭＥＳＦＥＴのゲートに流れる電流
（密度）を制限することが必要となってきている。

そこで、従来例における入力電圧ＶＩＮ対ゲート電流ｒ
ｇの関係をみておくことにする。

第１３図は、第１０図および第１１図に示した２つの従
来例における入力電圧ＶＩＮ−ゲート電流■１の特性を
示す。ここで、実線１３１は第１従来例におけるＶＩＮ
　　Ｉｇ特性曲線、点線１３３は第２従来例におけるＶ
ＩＨＩｇ特性曲線でである。但し、入力電圧ＶＩＮ対入
力電流ＩＩの特性曲線も、第１．第２従来例につき実線
１３５゜点線１３７としてそれぞれ示しておく。

また、第１３図において、縦軸に示すＩｇＬ。

１１Ｌはゲート電流！ｇの制限値、入力電流Ｉ！の制限
値である。これからも明らかなように、第１従来例にお
いては入力電圧ＶＩＮが一〇、８Ｖを超すと、入力バッ
ファ回路１１１におけるＤＣＦＬ部（ＴＲ４、ＴＲｓ　
）のゲート電流１１がその制限値ｔｇｔを超える。それ
と共に、入力電流Ｉｒも増加し、入力電圧ｖ■Ｋが約−
〇、７ｖでその制限値１ｔＬを超える。このように、そ
れぞれの制限値１ｇＬ＋　　ＩＩｌ、を超えるというこ
とは、当該入力バッファ回路１１１の信頼上好ましくな
いという事態が生じる。また、入力電圧（ＥＣＬレベル
）近傍で入力電流が大きいということは、入力端子１１
３Ａ、Ｂから入力バッファ回路１１１をみた入力インピ
ーダンスが相対的に低いということであり、入力バッフ
ァ回路１１１．２１１０本１　　　　　　　来０機能か
らして好ましいことではない・そ０ため、ＥＣＩ４”駆
動できるＭＥＳＦＥＴ（７）ＬＳ　Ｉ数が少なくなって
しまうという問題点がある。

第１１図に示した如く抵抗素子Ｒをソースホロワ部に設
けた入力バッファ回路２１１による第２従来例は、第１
３図に示す特性（曲線１３３．１３７）の如く、第１従
来例よりも多少改善されている。しかしながら、入力電
圧ＶＩＮが−０，５ｖ以上になるとＤＣＦＬ部における
ゲート電流ＩｇがそのｗＩＩｌｌ値１ｇＬを越え、更に
この入力電圧ＶＩＮが高くなると入力電流Ｉ！もその制
限値ＩＩＬを超えてしまうので、信頼性の上から問題が
生じることとなっていた。

上述した第１および第２従来例として示したＭＥＳＦＥ
Ｔの入力バッファ回路１１１および２１１において、そ
れらＭＥＳＦＥＴのゲート構造。

ゲート材料、抵抗素子Ｒの抵抗値等の改良および変更を
行なえば、上述した問題点に対する改善となるが、ゲー
ト電流１ｇおよび入力電流Ｉｔの値を全く問題としない
ような構成とすることはできない、第２従来例におい°
て、ソースホロワ部の抵抗素子Ｒの値を大きくすること
により、更に改善が図られたとしても、入力バッファ回
路としての性能（ｔｐ　ｄ＊　ΔＶＴＨのファクタ）が
劣化してしまう。

〔発明が解決しようとする問題点〕

これら従来例にあっては、入力バッファ回路としての閾
値電圧ＶＴＨのばらつきが大きく、そのため充分な雑音
余裕度の確保が難しい。また、入力バッファ回路の入力
電流およびこのＤＣＦＬ部でのゲート電流Ｉ８が、ＭＥ
ＳＦＢＴのそれぞれの許容電流（密度）を超えてしまい
、信頼性が高いとはいえないといった問題点があった。

本発明は、このような点に鑑みて創作され庭もので、所
望幅の閾値電圧を有し充分な動作マージンが確保でき、
高信頼性且つ高性能な入力バッファ回路を提供すること
を目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理ブロック図を示す。

第１図において、１１はソースホロワ部で、ＭＥＳＦＥ
ＴのＥ形ＦＥＴ１２ＥとＤ形ＦＥＴ１２Ｄとを含む。

１３はゲート部例えばＤＣＦＬ部で、ＭＥＳＦＥＴの２
％ＦＥＴ１４ＥとＤ形ＦＥＴ１４Ｄを含む。

１５は電流制限手段であり、ソースホロワ部１１のＤ形
ＦＥＴ１２Ｄのドレイン側と、ＤＣＦＬ部１３との間に
介設されている。この電流制限手段として、具体的に、
抵抗素子１６．ゲート−ソース間を接続したＤ形ＦＥＴ
’１７．抵抗素子と容量性素子との並列回路１８．ゲー
ト−ソース間を接続したＤ形ＦＥＴと容量性素子との並
列回路１８°、抵抗とそのゲート部（１３）側端とソー
スホロワ部１１のＥ形ＦＥＴのゲートとの間に接続され
た容量性素子とから成る回路１９、ゲート−ソース間を
接続したＤ形ＦＥＴと、そのゲート−ソースの接続点と
ソースホロワ部１１のＥ形ＦＥＴのゲートとの間に接続
された容量性素子とから成る回路１９′がある。

このような構成全体として、入力バッファ回路を形成し
ている。

〔作用〕

ソースホロワ部１１からＤＣＦＬ部１３に流れる電流を
電流制限手段１５によって抑制している。

電流制限手段１５のゲート電流制限作用によって、ＤＣ
ＦＬ部１３を形成するＥ形ＦＥ７１４Ｈのゲート電流（
ゲート電極電流密度を含める）をＭＥＳＦＥＴの電流制
限値以下に抑制することができ、入力バッファ回路とし
ての信頼性が高まる。

〔実施例〕

第２図は本発明の第１実施例である。図において、入力
バッファ回路２１の入力端子２３Ａおよび２３Ｂは、Ｍ
Ｅ　Ｓ　Ｆ　ＥＴのＴＲａおよびＴＲｔのゲートＧに接
続されている。ところで、この２つのＭＥＳＦＥＴであ
るＴＲｔおよびＴＲ２は、等価的に並列な接続関係とな
っているものである。

一方のＴＲＩのドレインＤは接地され、そのソースＳは
ゲート−ソース間の接続されたＴＲ３のドレインに接続
されている。このＴＲ３のソースは作動供給電圧ＶＥＲ
の直流電圧源に接続されている。

これらＴＲ２〜ＴＲＹによって、入力バッファ回路２１
のソースホロワ部を形成している。

また、ＴＲＩのソースとＴＲ４のゲートとを電流制限用
の抵抗素子Ｒを介して接続している。ゲート−ソース間
を接続したＴＲＧのドレインを接地し、そのソースをＴ
Ｒ４のドレインに接続して、該ＴＲ４のソースに直流電
圧ＶＴを供給している。

これらＴＲ４およびＴＲｌ３によって、入力バッファ回
路２１のＤＣＦＬ部を形成している。

このＤＣＦＬ部であるＴＲ５のソースから、入力バッフ
ァ回路２１の出力端子２５を取り出している。

更に、この入力バッファ回路２１がバッファとして機能
を果たすべき後続回路たる内部ゲート回路２７が、当該
入力バッファ回路２１の出力端子に接続されている。こ
のＤＣＦＬは、ゲート−ソース間が接続されたＴＲＹの
ドレインが接地され、そのソースはＴＲＧのドレインに
接続されている。

更に、ＴＲ１ｉｌのソースには直流電圧ｖＴが供給され
ており、そのゲートが入力バッファ回路２１の出力端子
２５に接続されている。

この人力バッファ回路２１に与えられた信号は、内部ゲ
ート回路２７のＤＣＦＬを形成するＴＲＹのソースから
得られる構成になっている。

上述した構成において、ＭＥＳＦＥＴであるＴＲ２〜Ｔ
ＲＹのそれぞれのゲート幅Ｗｇおよび闇値電圧ＶＴＲを
次の第３表に示す。

ここで、抵抗素子Ｒの抵抗値を２５０Ωとしている。ま
た、ＴＲＩ　、ＴＲ２、ＴＲ４およびＴＲｅはノーマリ
オフ形ＦＥＴ　（Ｅ　　ＦＥＴ）　、ＴＲ３。

ＴＲ５およびＴＲ７はノーマリオン形（Ｄ−ＦＥＴ）が
使用されている。つまり、両従来例と比較して、ソース
ホロワ部をＤ／Ｄ構成からＥ／Ｄ構成に変更しているの
である。

動作供給電圧は、従来例と同様に、ＶＥＥ＝−３，６Ｖ
、　ＶＴ　＝−２Ｖとしている。

ところで、ＭＥＳＦＥＴの場合、Ｅ−ＦＥＴおよびＤ−
ＦＥＴのドレイン電流１ｄｓとゲー１−−ソース電圧ｖ
ｇｓとの関係は、ドレイン−ソース電圧Ｖｄｓが同じと
き、次のように簡易的に表される。

ＩｄＳ　Ｅ　＝ＫＥ　−Ｗｇ　Ｅ　・ （ＶｇｓＥ−ＶＴＨＥ）２　・・（１）Ｉｄａ　Ｄ＝Ｋ
ｐ−Ｗｔ　ｏ　・ （Ｖ＊　ｓ　Ｄ−ＶＴＨＤ）　２　・−（２）ここで、
Ｖ　ｇ　ｓ　Ｅ＋　Ｖ　＊　ｔ−ｏはＥ−ＦＥＴ、Ｄ−
ＦＥＴのゲート−ソース電圧、ＩｄｓＥ、ＩｄｓＤはＥ
−ＦＥＴ、Ｄ−ＦＥＴのドレイン電流、ｗｇＥ。

ＷπＤはＥ−ＦＥＴ、Ｄ−ＦＥＴのゲート幅（サイズ）
　、ＶＴ　ＨＥ　、　ＶＴ　Ｈｏ　ハＥ−ＦＥＴ、　　
Ｄ　−ＦＥＴのピンチオフ電圧、ＫＥ、ＫｏはＥ−ＦＥ
Ｔ、Ｄ−ＦＥＴＯＫ値である。

第３図に、これらの関係を示しておく。

上記（１）および（２）式より、 となる。

従って、ドレイン電流１ｄｓがΔＩａｓ変化したときの
ゲート−ソース電圧ｖｇｓの変化ΔＶｇＳのＥ−ＦＥＴ
とＤ−ＦＥＴとの割合は、ＩｄｓＥ＝１　ｄ　ｓ　Ｄ　
＊　ΔＩｄＳ　Ｅ　＝ΔＩｄｓＤのときには、と近似で
きる。

以上の前提に立って、第１実施例の場合をみる。

第３表から、入力バッファ回路２１のソースホロワ部を
形成する両ＭＥＳＦＥＴのＴＲｔおよびＴＲ３における
ゲート幅比（Ｗｇ　、／Ｗｇ　３　）は、Ｗｇ　１ である。

因に、第１従来例の場合を示せば、第１表から２つのＴ
Ｒ１およびＴＲ３におけるゲート幅比（Ｗｇ　１／Ｗｇ
　ａ　）は、。

である、つまり、第１従来例と本発明実施例の場合には
ゲート幅が異なっている。

いま、ＭＥＳＦＥＴのＴＲｓのゲート幅ｗｇ３が同サイ
ズとし、つまり本発明実施例、第１従来例のＴＲｔのド
レイン電流をそれぞれＩｄｓＥ＝ＩｄｓＤとすれば、上
記（６）および（７）式より、の関係が成立する。ここ
で、ＷｇＤ、ＷｇＥは第１従来例および第１実施例ＴＲ
１のゲート幅（サイズ）である。

また、第２図に示す第１実施例および第１０図に示した
第１従来例の場合、両開値電圧ＶＴＲは＋ｔＬソａＶｔ
　ｈ　Ｄ　＝　−０，？　Ｖおよびｖｔ　ｈ　Ｅ　＝−
０、ＩＶである。従って、Ｋ値の比（ＫＤ／ＫＥ）は、 であった。

これらのことから、上記第５式は、 となる。

つまり、ドレイン電流１ｄｓがΔＴａｓだけ変化したと
きに、ゲート電圧ＶｇＳの変化は、Ｅ−ＦＥＴの場合が
Ｄ−ＦＥＴに比して約１１５と小さいことが判る。従っ
て、入力バッファ回路２１としては、その闇値電圧のば
らつきΔＶＴＨが、Ｄ／Ｄソースホロワ形よりもＥ／Ｄ
ソースホロワ形と形成した方が、その閾値電圧ＶＴＨの
ばらつきΔＶＴ）Ｉが極めて小さくなり、また、電源変
動も小さいことが判る。

ところで、本発明者の実測によれば、第１実施例の場合
閾値電圧ＶＴＨの変化幅比ΔＶｔｈＥ／ＶｔｈＤは約１
／３であった。ＥＣＬの場合、ΔＶＴＩ（Σ５０ｍＶで
あり、本実施例でもＥＣＬ回路の場合と同程度の結果が
得られ、充分な動作マージンを確保することができた。

このことを、第４図によって説明する。ここで、横軸に
は入力バッファ回路２１の入力端子２３Ａ。

Ｂに印加される入力電圧ＶＩＮ（Ｖ）をとり、縦軸には
当該入力バッファ回路２１の出力端子２５に生じる出力
電圧Ｖｏ　ｕ　Ｔ　　（Ｖ）をとっている。

実線４１が典型的なＶＩＮ−ｖｏｕＴ特性（標準特性）
を示し、両点線４３Ａおよび４３Ｂは許容幅を有する製
造等に因る素子ばらつきを考慮した場合のＶＩＮ−ＶＯ
ＵＴ特性をそれぞれ示す。

図示するように、入力電圧ＶＩＮ＝−１，３Ｖがこの入
力バッファ回路２１の閾値電圧ＶＴＨであり、それの変
化幅ΔＶＴＨα±４０〜５０ｍＶである。

第５図は、本発明の第２実施例を示す。ここで、第２図
の構成と異なるのは、抵抗素子Ｒの替わりに別なＭＥＳ
ＦＥＴであるＴＲ８を設けたことである。このＴＲ８に
おけるゲート幅ＷｇはＷｇ８＝　４０　ｐ　ｍ、閾値電
圧ＶＴＨはＶｔ　ｈ　Ｄ＝　−０，７Ｖである。その他
は同じであるので、それらの定数についての説明は省略
する。

本実施例も、第２図に示した第１実施例と同等の闇値電
圧の変化幅を有することが実験された。

このように、第１実施例での抵抗素子Ｒあるいは第２実
施例でのゲート−ソース接続のＤ−ＦＥＴ　（ＭＥＳＦ
ＥＴ）のような電流制限手段を用いることによって、入
力電流ＩＩおよびＤＣＦＬ部のゲート電流１ｇを抑制す
ることができる。かような電流制限手段に依って、ＭＥ
ＳＦＥＴのゲート電流制限値を超えないようにしている
のである。

第６図は、上述した第１実施例および第２実施例におけ
る入力電圧ＶＩＮ対電流Ｉの特性を示す。

ここで、横軸に入力バッファ回路２１．５１への入力電
圧ＶＩＮ（Ｖ）をとり、縦軸にゲート電流Ｉｇおよび入
力電流ＩＩをとっている。

図において、実線６１は第１実施例におけるＤＣＦ　’
Ｌ部のゲート電流Ｉｇ、点線６３は第２実施例における
ＤＣＦＬ部のゲート電流１ｇ、実線６５は第１実施例に
おける入力電流Ｉ＋、点線６７は第２実施例における入
力電流１＋のそれぞれの入力電圧ＶＩＨに対する特性を
示す。

図から明らかなように、ＥＣＬレベルでの入力電圧ＶＩ
Ｎで、ゲート電流Ｉｔの制限値Ｉｇｔ、および入力電流
ＩＩの制限値１１Ｌを超すことはない。従って、ＭＥＳ
ＦＥＴを使用した入力バッファ回路２１として極めて信
頼度が高くなる。また、入力インピーダンスも高くなり
、性能が更に改善された入力バッファ回路となる。

但し、このように高性能な入力バッファ回路となるが、
第１実施例の場合には抵抗素子Ｒの形成プロセスが増す
こと、また、Ｄ−ＦＥＴ形電流制限手段を用いた場合よ
りも入力電流Ｉ＋が多少大きいこととなる。

その点の改善を図ったのが、前述した第５図の第２実施
例である。つまり、抵抗素子Ｒの代替として、ゲート−
ソース接続のＤ−ＦＥＴ　（ＴＲ８）を用いたものであ
る。かような構成とすることにより、入力電圧ＶＩＮ＝
ＯＶでも入力電流１＋を小さくすることができると共に
、ＤＣＦＬ部のゲート電流１ｇもＭＥＳＦＥＴのゲート
電流制限値（密度）ＩｇＬを充分に下まわっている（第
６図参照）。また、抵抗素子Ｒの製作プロセスが不要で
あり、ＴＲ８も他のＴＲと同様なプロセスに従って形成
すればよいので製作工程が改善される。

第７図は、本発明の第３実施例を示す。ここで、第２図
に示した第１実施例と異なるのは、抵抗素子Ｒと並列に
コンデンサ（容量性素子）Ｃを接続させたことである。

このコンデンサＣの容量は０．３〜０．５９Ｆであり、
その他は第１実施例と同じなのでそれらの説明は省略す
る。

このように、ゲート制限手段中にコンデンサＣを設ける
ことに依り、高周波成分が抵抗素子Ｒをバイパスするこ
ととなり、当該入力バッファ回路７１での遅延ｔＤｄの
向上が図れる。この遅延ｔ１）ｄは、性能を表す１つの
ファクタである。上述した構成の定数において、実験に
よればコンデンサＣがない第１実施例（第２図）と比較
して、約２０％の遅延ｔＤｄの向上があり、性能の改善
が図られた。

他の実施例として、第７図に示した抵抗素子Ｒの替わり
に、ゲート−ソース接続のＤ−ＦＥＴを用いても同様な
性能改善が図れるが、第３実施例と同様な改善なので説
明（図示）は省略する。

第８図は、本発明の第４実施例を示す。ここで、主な構
成は第５図に示した第２実施例と同じである。つまり、
入力バッファ回路８１における入力側とＤＣＦＬ部の入
力側との間に新たにコンデンサＣ１およびＣ２を接続し
ており、他は同じである。

ここで、両コンデンサＣ１およびＣ２の容量値を共に０
．３〜０．５ｐＦとしているものとする。この容量値は
、ＴＲＩＩ＋あるいはＴＲ４のゲート−ソース間の容量
値と同程度以上のものを選択すれば性能向上が大きく図
れる。

実験によれば、第４実施例の場合、第２実施例と比較し
て遅延ｔｌ）ｄが約５０％改善された。

他の実施例として第８図に示したゲート−ソース接続の
Ｄ−ＦＥＴ　（ＴＲ８）の替わりに抵抗素子を用いても
同様な性能改善が図れるが、第４実施例と同様な改善な
ので説明は省略する。

、第９図は、本発明の第５実施例を示す。この構成は、
Ｅ／Ｄ構成のソースホロワ部（ＴＲ７〜ＴＲ３）、電流
制限用手段（ＴＲ４，コンデンサＣ３）、ＤＣＦＬ部（
ＴＲ１１およびＴＲ［１）　、　Ｅ／Ｄ構成のソースホ
ロワ部（ＴＲｖおよびＴＲ８）で入力バッファ回路９１
が構成されている。

内部ゲート回路９７はＴＲ９’＝ＴＲ１２によってＢ　
Ｆ　Ｌ　（Ｂｕｆｆｅｒｅｄ　ＦＥＴ　Ｌｏｇｉｃ）が
形成されている。これらの定数を次の第４表に示してお
く。

男−」Ｌ−表 また、コンデンサＣ３の容量値は０．１５〜０．２ｐＦ
である。

なお、上述した実施例にあってはＥ　ＣＬ　−ＧａＡｓ
のＦＥＴ論理回路について説明したが、これに限られる
ものではない。ＭＥ　Ｓ　Ｆ　ＥＴ相互の接続を行なう
際のバッファとしても応用できることは勿論である。

また、上述した定数等は例であって、これに限定される
ものではなく、各種の態様がある。

なお、ＤＣＦＬ部としてＢ　Ｆ　Ｌ　（Ｂｕｆｆｅｒｅ
ｄ　ＰＥＴＬｏｇｉｃ）、　　Ｓ　ＣＦ　Ｌ　（Ｓｏｕ
ｒｃｅ　ｃｏｕｐｌｅｄ　ＰＥＴ　Ｌｏｇｉｃ）等を用
いてもよい。

〔発明の効果〕

以上詳述した如く本発明によれば、闇値電圧の変化幅を
圧縮して動作マージンを充分に確保でき、高信頼性且つ
高性能な入力バッファ回路を実現することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の第１実施例による入力バッファ回路を
示す構成図、 第３図はＭＥＳＦＥＴにおけるゲート−ソース電圧対ド
レイン電流の関係を簡易に示す特性線図、第４図は本発
明の第１実施例における入力電圧対出力電圧の特性線図
、 第５図は本発明の第２実施例による入力バッファ回路を
示す構成図、 第６図は本発明の第１実施例および第２実施例における
入力電圧対電流の関係を示す特性線図、第７図は本発明
の第３実施例による入力バッファ回路を示す構成図、 第８図は本発明の第４実施例による入カバ・イファ回路
を示す構成図、 第９図は本発明の第５実施例による入力バッファ回路を
示す構成図、 第１Ｏ図は第１の従来例を示す構成図、第１１図は第２
の従来例を示す構成図、第１２図は第１従来例における
入力電圧対出力電圧の関係を示す特性線図、 第１３図は第１従来例および第２従来例における入力電
圧対電流の関係を示す特性線図である。 第１図において、 １１はソースホロワ部、 １２Ｅ、１２０．１４Ｂ、１４ＤはＭＥ　Ｓ　Ｆ　Ｆ、
Ｔ。 １５は電流制限部である。 第２図、第５図および第７図〜第１１図において、２１
．５１，７１．８１，９１，１１１．２１１は入力バッ
ファ回路、 ２７．５７．７７．８７，９７，１１７．２１７は内部
ゲート回路、 ＴＲ，〜ＴＲ１２はＭＥ　Ｓ　Ｆ　ＥＴである。 ケート艷 不介胡のｉｔ大大側例示す情成因 第２図 年４を明の７ｉ′２実売例と示す禍域′図第５　図 □出力を斤Ｖｏｕｖ −２，０−１，８−１，６−１，４−１，２−１，０−
０８−０Ｊ５　−０．４人力＠尺ＶＩＮ　Ｍ ｒＩ：ｌ夷肥例における入力電圧対ケ＝ト＠涜の％ｌ’
ｆ１章図第６図 入力バッフ２口路　　　　　　内部ゲート回！（ＤＣＦ
Ｅ）本ザを明の第４大加イ列勧す撫成゛図 第８図 第２従来例を示す誦八図

Claims (7)

【特許請求の範囲】
1. （１）ＭＥＳＦＥＴのノーマリオフ形ＦＥＴ（Ｅ形ＦＥ
   Ｔ（１２Ｅ））とノーマリオン形ＦＥＴ（Ｄ形ＦＥＴ（
   １２Ｄ））とによって形成されたソースホロワ部（１１
   ）と、 ゲート部（１３）と、 前記ソースホロワ部（１１）と、前記ゲート部（１３）
   との間に介設された電流制限手段（１５）と、 を具えるように構成されたことを特徴とする入力バッフ
   ァ回路。
2. （２）前記電流制限手段（１５）は、抵抗素子（１６）
   であることを特徴とする特許請求の範囲第１項記載の入
   力バッファ回路。
3. （３）前記電流制限手段（１５）は、ゲート−ソース間
   を接続したノーマリオン形ＦＥＴ（Ｄ形ＦＥＴ（１７）
   ）であることを特徴とする特許請求の範囲第１項記載の
   入力バッファ回路。
4. （４）前記電流制限手段（１５）は、抵抗と容量性素子
   との並列接続回路（１８）であることを特徴とする特許
   請求の範囲第１項記載の入力バッファ回路。
5. （５）前記電流制限手段（１５）は、ゲート−ソース間
   を接続したノーマリオン形ＦＥＴ（Ｄ形ＦＥＴ）と容量
   性素子との並列接続回路（１８′）であることを特徴と
   する特許請求の範囲第１項記載の入力バッファ回路。
6. （６）前記電流制限手段（１５）は抵抗と、該抵抗のゲ
   ート部（１３）側端と前記ソースホロワ部（１１）のＥ
   形ＦＥＴのゲートとの間に接続された容量性素子とから
   成る回路（１９）で成ることを特徴とする特許請求の範
   囲第１項記載の入力バッファ回路。
7. （７）前記電流制限手段は（１５）は、ゲート−ソース
   間を接続したノーマリオン形ＦＥＴ（Ｄ形ＦＥＴ）と、
   該ＦＥＴのゲート−ソースの接続点と前記ソースホロワ
   部（１１）のＥ形ＦＥＴのゲートとの間に接続された容
   量性素子とから成る回路（１９′）で成ることを特徴と
   する特許請求の範囲第１項記載の入力バッファ回路。