JPS6126851B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はラツチ回路に関し、更に詳細には、点
結合された（dotted）エミツタ出力回路を有する
電流スイツチ・エミツタ・フオロア（CSEF）ラ
ツチ回路に関する。

本発明の目的はターン・オン及びターン・オフ
期間の出力のノイズを減少させるようにしたラツ
チ回路を提供することである。

他の目的はターン・オン及びターンオフ期間の
クロツク信号によるノイズを減少させるように内
部補償された電流スイツチ・エミツタ・フオロ
ア・ラツチを提供することである。

他の目的は遅延あるいは擬似出力信号を与える
ことなく出力におけるノイズを減少させるように
した、点結合エミツタ出力を有する電流スイツ
チ・エミツタ・フオロア・ラツチを提供すること
である。

エミツタ・フオロアが一緒に点結合されたとき
CSEFはノイズを発生する。ノイズは出力レベル
に迅速な信号変動即ちグリツチ（glitch）として
現れる。ノイズは出力信号の前縁及び後縁の両方
において生じる。ノイズは夫々の電流スイツチの
入力トランジスタへのクロツク信号が変化すると
き、点結合エミツタ・フオロアの一方がターン・
オンし他方がターン・オフするという非対称的動
作の結果として生じる。ターン・オン及びター
ン・オフにおける違いは出力信号レベルに急激な
変化即ちグリツチを生じる。このようなラツチの
出力信号におけるノイズを制御する１つの方法は
一方のエミツタ・フオロアがオフになる前に他方
のエミツタ・フオロアを十分にオンにするように
クロツク信号を変えることである。この技術はデ
ータの処理に遅延を与えるため高速なデータ処理
では望ましくはない。もう１つの技術は出力信号
に与えられるノイズを補償するようにラツチに付
加的素子を設けることである。ノイズを補償しな
ければ、相次ぐラツチ段に擬似信号が与えられ、
処理中の情報に間違つたデータが与えられる。

本発明は出力信号レベルを実質的に一定に保つ
べく一方のエミツタ・フオロアのターン・オフを
遅延させると共に他方のエミツタ・フオロアのタ
ーン・オフを加速させるように点結合エミツタ・
フオロアの内部補償を行なうことによつてノイズ
の問題を解決する。この内部補償は各電流スイツ
チの入力トランジスタ抵抗を点結合することによ
つて達成される。共通のシフト抵抗に接続された
点結合コレクタ抵抗は各エミツタ・フオロアの入
力に結合される。従つて両方のエミツタ・フオロ
アは共通のベース入力電圧レベルを受取るからタ
ーン・オン時は同程度だけ導通する。エミツタ・
フオロアへの入力レベルが同じ場合クロツク信号
はこれらのトランジスタを同じようにターン・オ
フする。クロツク信号は一方のエミツタ・フオロ
アが強くターン・オンし他方のエミツタ・フオロ
アがゆつくりターン・オフするように制御でき
る。その結果出力信号レベルが実質的に一定にな
り、ノイズが除去される。

第１図はCSEFラツチ回路のブロツク図であ
り、このラツチ回路はデータ・ポート及びフイー
ドバツク・ポートとして表わすことができる第１
の電流スイツチ１０及び第２の電流スイツチ１２
を含む。スイツチ回路１０は２進１として表わさ
れる正電圧レベル即ち高電圧レベルと２進０とし
て表わされるアース・レベル即ち低電圧レベルと
の間で変わりうデータ信号１４を第１の入力とし
て受取る。回路１０は更に端子１６に負のクロツ
ク信号―CLを第２の入力として受取る。負のク
ロツクは正電圧レベルと負電圧レベルとの間で変
わり、負電圧レベルの部分がクロツクの能動な部
分となる。回路１０の出力信号はエミツタ・フオ
ロア１８に現われる。回路１０は接続２０により
回路１２に結合されている。接続２０の詳細につ
いては後述する。回路１０，１２の間には破線で
示されている接続２１も存在し、これは後述する
ように本発明の一部を形成する。

回路１２の第１の入力として端子２２に正のク
ロツク＋CLが与えられる。正のクロツクは負電
圧と正電圧レベルとの間で変わり、正電圧レベル
部分がクロツクの能動な部分となる。回路１２の
第２への入力はフイードバツク・ループ２４によ
り与えられる。フイードバツク・ループ２４は接
続２０に結合され且つエミツタ・フオロア２６を
通つている。回路１２の出力はエミツタ・フオロ
ア２８を介して取出され、エミツタ・フオロア２
８はエミツタ・フオロア１８に結合されている。
共通の出力３０は点結合エミツタ・フオロア１
８，２８から取出される。

第２図は第１図に示されるラツチの従来の回路
を示している。この回路はデータ端子１４に２進
０が存在しフイードバツク・ループが２進０状態
にありそして正及び負の両方のクロツク信号が存
在するとき、出力３０に現われる信号がノイズを
持つという問題を有する。後述するように、エミ
ツタ・フオロア１８のターン・オンとエミツタ・
フオロア２８のターン・オフは等しくなく且つ反
対であり、結果としてこの遷移時にノイズを生じ
る。というのは、一方の電流スイツチの出力の立
ち上がりの後、少し時間を経て他方の電流スイツ
チの出力が立ち下がるまでの間に、トランジスタ
３４がオンになり、抵抗４６の大きい電圧降下を
もたらす。これにより、トランジスタ１８のベー
ス電圧が十分上昇できないので、トランジスタ１
８による出力３０への寄与が低下し、トランジス
タ（エミツタ・フオロア）１８とトランジスタ２
８の双方の協働によつて生じる出力３０には、下
降するノイズが生じる。他のデータ入力及びフイ
ードバツク状態例えばデータが２進０、フイード
バツクが２進１の場合、又はデータが２進１、フ
イードバツクが２進１あるいは２進０の場合はノ
イズの問題が生じない。データ及びフイードバツ
クが共に２進１の場合は両方のエミツタ・フロア
が等しくターン・オンする。データ及びフイード
バツクが反対対極性の場合は出力の状態が変わ
り、ノイズは生じない。というのは、その状態で
は、データまたはフイードバツク信号により、ト
ランジスタ３２またはトランジスタ５０のうちの
一方の状態が固定され、第３図の時間Ｔ２におけ
るようなトランジスタ１８，２８の相次ぐ状態遷
移が生じないからである。

電流スイツチ１０はエミツタ３２ｅ１，３２ｅ
２、ベース３２ｂ１、３２ｂ２を有するマルチエ
ミツタ・トランジスタ３２を含む。トランジスタ
３２はコレクタ３２ｃに反転出力を与える。電流
スイツチ１０にはシングル・エミツタ・トランジ
スタ３４がが設けられており、非反転出力を与え
る。ここで用いられている形式のマルチエミツ
タ・トランジスタは1977年McGraw Hill社出版の
Digital lntegrated EIectronicsの第199頁に示さ
れている。

トランジスタ３２はベース３２ｂ１，３２ｂ２
にデータ入力１４及びクロツク入力１６を受取
る。トランジスタ３４のベースは基準電圧VRに
接続されている。トランジスタ３２，３４は共通
エミツタ接続され、トランジスタ３８、抵抗４０
を介して電力シンク３６に接続されている。トラ
ンジスタ３２は負荷抵抗４４及びシフタ抵抗４６
を介して電源４２（VCC）に接続されている。
シフト抵抗の目的は対称的出力スイングを与える
ことである。即ち、出力電圧レベルは基準レベル
即ちアース・レベルに関して対称である。エミツ
タ・フオロア・トランジスタ１８のベースはトラ
ンジスタ３２のコレクタに結合される。トランジ
スタ３４のコレクタは負荷抵抗４８及びシフト抵
抗４６を介して電源４２に結合され、またエミツ
タ・フオロア・トランジスタ２６のベースに接続
されている。

電流スイツチ１２はエミツタ５０ｅ１，５０ｅ
２，ベース５０ｂ１，５０ｂ２を有するマルチエ
ミツタ・トランジスタ５０を含む。トランジスタ
５０はコレクタ５０ｃに反転出力を与える。電流
スイツチ１２は更にシングル・エミツタ・トラン
ジスタ５２を含み、これは非反転出力を与える。
トランジスタ５０，５２は共通エミツタ接続さ
れ、トランジスタ５４、抵抗５６を介して電力シ
ンク３６に結合されている。トランジスタ５２は
エミツタ・フオロア・トランジスタ２６及びフイ
ードバツク２４によりトランジスタ５０のベース
へフイードバツク信号を与える。トランジスタ５
２は共通の接続２０を介してトランジスタ３４の
コレクタに接続されると共に、そのベースは基準
電圧VRに接続されている。トランジスタ５０は
端子２２に正クロツク信号＋CLを受取ると共に
接続２４を介してフイードバツク信号を受取る。
トランジスタ５０のコレクタは負荷抵抗５８及び
シフト抵抗６０により電源４２と同じ電源に接続
されている。エミツタ・フオロア・トランジスタ
２８のベースはトランジスタ５０のコレクタに接
続され、そのエミツタはエミツタ・フオロア・ト
ランジスタ１８のエミツタに結合されている。出
力信号はエミツタ・フオロア１８，２８の共通出
力端子３０から取出される。

第２図の回路では、第３図の時間Ｔ１に示され
ているように、データ・レベル６２及びフイード
バツク・レベル６６が共に抵レベル即ち２進０状
態のとき問題が生じる。この状態では時間Ｔ１の
とき出力レベル６４は高レベルである。前のデー
タ入力信号（図示せず）も２進０即ち抵レベルで
あつたからフイードバツク・ループは抵レベル６
６にある。端子１６に負クロツク信号６８が現わ
れるとトランジスタ３２がオフになり、エミツ
タ・フオロア・トランジスタ１８が強くターン・
オンして出力７０を発生する。トランジスタ５０
は端子２２に正クロツク信号が現われたときター
ン・オンを開始し、エミツタ・フオロア・トラン
ジスタ２８は時間Ｔ２でオフに転じ始め、出力７
４を発生する。エミツタ・フオロア・トランジス
タ１８がターン・オンして時間Ｔ２の後にトラン
ジスタ２８がターンオフする。とこがこのとき、
トランジスタ３２がオフでもトランジスタ３４が
オンであるため、抵抗４６には大きい電圧降下が
生じる。よつて、トランジスタ１８には十分なベ
ース電圧が与えられないのでトランジスタ１８は
十分にオンになることができない。この結果とし
て、トランジスタ１８とトランジスタ２８のエミ
ツタ電圧の和である出力３０には時間Ｔ２の後に
下降する出力信号の変動７６が生じる。この変動
即ちノイズあるいはグリツチは時間Ｔ２の後のク
ロツク信号６８及び７２の和に比例する。次いで
回路は安定化し、出力レベル６４はデータ信号６
２の２進０及びフイードバツク信号６６の２進０
に対して２進１レベルで一定である。

時間Ｔ３で正クロツク（波形７２）が除かれ
る。従つて時間Ｔ４で負クロツク（波形６８）が
復帰するとき出力６４に信号変動７８が現われ
る。この場合も、ノイズ７８はエミツタ・フオロ
ア・トランジスタ２８（波形７４）のターン・オ
ン特性及びエミツタ・フオロア・トランジスタ１
８（波形７０）の出力の減少の結果として生じ
る。

第４図の回路は第２図の回路と関連する問題を
解決する。共通する回路素子は第２図と同じ参照
番号で示されている。第２図と第４図の回路の違
いは接続２１によつて電流スイツチ回路１０，１
２を結合している点である。第２図の電流スイツ
チ回路１０，１２は夫々シフト抵抗４６，６０を
有し、シフト抵抗４６は負荷抵抗４４，４８を介
してトランジスタ３２，３４のコレクタに結合さ
れシフト抵抗６０は負荷抵抗５８を介してトラン
ジスタ５０に結合されているが、第４図ではトラ
ンジスタ３２，５０の負荷抵抗４５，５９に対し
て共通のシフト抵抗４６が接続され、トランジス
タ３４のコレクタは負荷抵抗４９及びシフト抵抗
６１を介して電源に結合されている。。接続２１
は、フイードバツクの状態に拘わらずトランジス
タ１８，２８に十分大きいベース電圧を与えるよ
うに働く。というのは、この場合、トランジスタ
３４，５２のコレクタが抵抗４６に接続されてい
ないので、フイードバツクが“０”であつたとし
ても、抵抗４６に大きい電流が流れず、すなわち
抵抗４６の電圧降下が増大することはない。

第５図においてデータ信号６２は時間Ｔ１〜Ｔ
６の期間不変である。負クロツク信号６８は時間
Ｔ１に現われ始め、時間Ｔ２で完全に負レベルに
なる。このとき、正クロツク信号７２は、第５図
に示すように、時間Ｔ３へ遅延されている。そし
て、トランジスタ３２，５０は、Ｔ２〜Ｔ３の間
では−CL、＋CLがともに抵レベルだからオフで
ある。この期間の間はシフト抵抗４６に電流が流
れない。負クロツク信号６８が低レベルになると
エミツタ・フオロア・トランジスタ１８のベース
電圧はVCCに上昇し、その出力は急速に高レベ
ルに立上る。時間Ｔ１の前にオン状態にあつたエ
ミツタ・フオロア・トランジスタ２８のターン・
オフ遷移は正クロツク信号７２によつて遅延され
る。このとき、抵抗４６及び抵抗５９を介してエ
ミツタ・フオロア２８にはVcc近くまで上昇する
ベース電圧が加えられ、これによりエミツタ・フ
オロア２８の出力７４が増大する。そして、次
に、＋CLの立ち上りに応答して、エミツタ・フオ
ロア１８の出力上昇よりもゆつくりと出力７４が
降下する。このように、エミツタ・フオロア１８
の出力上昇よりもエミツタ・フオロア２８の出力
の下降が遅いのは、抵抗４６を介してエミツタ・
フオロア１８，２８双方のベースに十分大きなベ
ース電圧が加えられているからである。この結
果、エミツタ・フオロア１８，２８の双方のエミ
ツタ電圧の和である出力端子３０の出力は、最初
少し増大し次に減少する信号変動７６を有する。
同様に、Ｔ４〜Ｔ５では、抵抗４６を介して加え
られた十分大きなベース電圧により、エミツタ・
フオロア２８が迅速にターン・オンし、エミツ
タ・フオロア１８がゆつくりとターン・オフす
る。これにより、上記したのと同様にして、再び
出力４６は最初少し増大し次にＴ６の後減少する
信号変動７８を生じる。

出力６４は最初少し増大し次にＴ６の後減少す
る信号変動７８を生じる。

従つて明らかなように接続２１は、データ入力
端子１４に２進０がありフイードバツク・ループ
２４が抵抗レベル即ち２進０状態にあるとき実質
的に一定の出力を達成するようにトランジスタ１
８，２８のターン・オン及びターンオフを内部補
償する。回路はエミツタ・フオロア２８又は１８
のターン・オフによつて出力レベルが抵下しない
うちにエミツタ・フオロア１８又な２８のター
ン・オンによつて出力レベルを高レベルにするよ
うに働く。接続２１はエミツタ・フオロア・トラ
ンジスタ１８，２８に共通の入力電圧を与え、結
果としてそれらの共通の出力は正及び負のクロツ
クの立上り及び立下がりによつて実質的に影響さ
れなくなる。なお、第５図の波形は、第４図の回
路においてデータとフイードバツクがともに２進
０である場合の回路動作を示すものであるが、デ
ータとフイードバツクの値が逆の場合、すなわち
ラツチ動作について手短かに説明しておこう。

例えば、第６図に示すようにデータが２進１、
フイードバツクが２進０にあるときは、＋CLの立
ち上がりに応答してフイードバツクが２進１に立
ち上がり、出力が２進０に立ち下がる。このとき
は、エミツタ・フオロア１８がオフのままである
ため出力にはノイズがあらわれる虐れがない。

一方、第７図に示すようにデータが、２進０
で、フイードバツクで、フイードバツクが２進１
にあるときは、−CLの立ち上がりに応答してフイ
ードバツクが立ち下がり、これによりエミツタ・
フオロア１８及び２８がともに立ち上がる。こう
して出力が２進１に立ち上がる。第７図では、デ
ータ及びフイードバツクがともに２進０となるた
め、エミツタ・フオロア２８のターン・オンとエ
ミツタ・フオロア１８のターン・オフが相継ぐ場
合が生じるが、上述した本発明の作用によりこの
ときのノイズの発生は実質的に抑えられる。

【図面の簡単な説明】

第１図はラツチのブロツク図、第２図は従来の
ラツチ回路図、第３図は第２図のラツチの動作波
形図、第４図は本発明のラツチ回路図、第５図は
データ及びフイードバツクがともに２進０の場合
の第４図のラツチの動作波形図、第６図はデータ
が２進１でフイードバツクが２進０の場合の第４
図のラツチの動作波形図、第７図はデータが２進
０でフイードバツクが２進１の場合の第４図のラ
ツチの動作波形図である。 １０，１２…電流スイツチ、１８，２８…エミ
ツタ・フオロア、２０…接続、２４…フイードバ
ツク接続、２６…エミツタ・フオロア、１４…デ
ータ入力、１６…負クロツク入力、２２…正クロ
ツク入力、４６…シフト抵抗、４５，５９…負荷
抵抗。

Claims (1)

1. 【特許請求の範囲】 １ (a) 第１のエミツタ・フオロアと、 (b) 入力端子と第１のクロツク端子とに対応する
   複数のベースを有する第１のトランジスタ
   と、、該第１のトランジスタのエミツタにその
   エミツタを接続した第２のトランジスタとをも
   つ第１の電流スイツチと、 (c) 第２のエミツタ・フオロアと、 (d) フイードバツク端子と第２のクロツク端子と
   に対応する複数のベースを有する第３のトラン
   ジスタと、該第３のトランジスタのエミツタに
   そのエミツタを接続した第４のトランジスタと
   をもつ第２の電流スイツチと、 (e) 上記第１及び第２のエミツタ・フオロアのエ
   ミツタに接続された出力回路と、 (f) 上記第２及び第４のトランジスタのコレクタ
   を上記フイードバツク端子に接続するためのフ
   イードバツク・ループと、 (g) 上記第１及び第３のトランジスタのエミツタ
   を互いに結合するための手段と、 (h) 上記第１のエミツタ・フオロアのベースと上
   記第１のトランジスタのコレクタを接続するた
   めの手段と、 (i) 上記第２のエミツタ・フオロアのベースと上
   記第３のトランジスタのコレクタを接続するた
   めの手段と、 (j) 上記第１及び第３のトランジスタのコレクタ
   に電圧を加えるための第１の接続手段と、 (k) 上記第１の接続手段とは共通部分を含まない
   経路を介して上記第２及び第４のトランジスタ
   のコレクタに電圧を加えるための第２の接続手
   段、 とを具備する電流スイツチ・エミツタ・フオ
   ロア・ラツチ。