JPS61269324A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61269324A JPS61269324A JP60110307A JP11030785A JPS61269324A JP S61269324 A JPS61269324 A JP S61269324A JP 60110307 A JP60110307 A JP 60110307A JP 11030785 A JP11030785 A JP 11030785A JP S61269324 A JPS61269324 A JP S61269324A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- substrate
- conductivity type
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に酸化膜分離方式による半導体
集積回路における基板よシの引上げ部抵抗測定技術に関
する。
集積回路における基板よシの引上げ部抵抗測定技術に関
する。
半導体集積回路（ＩＣ）のアイソレーシッン（素子分離
）は従来のｐｎ接合分離から現在のＬＳＩでは酸化膜分
離が実用されている。
）は従来のｐｎ接合分離から現在のＬＳＩでは酸化膜分
離が実用されている。
酸化膜分離では分離領域を半導体酸化物などの絶縁物と
することによって空乏層の進入に起因する分離不良が対
策されるとともに横方向で最小分離幅が得られるためア
イソレーション面積が低減され高集積化が可能となる。
することによって空乏層の進入に起因する分離不良が対
策されるとともに横方向で最小分離幅が得られるためア
イソレーション面積が低減され高集積化が可能となる。
（工業調査会発行、「電子材料」誌、１９８２年７月号
、Ｐｉｌｌ）酸化膜分離プロセスでバイポーラＩＣを製
造する場合、寄生ＮチャンネルＭＯ８ＦＥＴのスレッシ
ェホルド電圧を高かめるためチャネルストッパと呼ばれ
る拡散層を酸化分離膜直下の部分（基板と同じＰ型層）
を形成する必要があう、その製造方法としては、リーチ
ダウン方式とリーチアップ方式の２通シがある。リーチ
ダウン方式はＰ型不純物原子をＰ型基板上のｎｆｉエピ
タキシャルＳｉ層表面から導入してチャンネルストッパ
を形成する方式で、リーチアップ方式はＰ型基板にｎ型
エピタキシャルＳｉ層を形成する前に所望部分にあらか
じめＰ型不純物原子を導入しておきｎ型エピタキシャル
Ｓｉ層の成長と同時に上方へわき上らせる方式のである
。
、Ｐｉｌｌ）酸化膜分離プロセスでバイポーラＩＣを製
造する場合、寄生ＮチャンネルＭＯ８ＦＥＴのスレッシ
ェホルド電圧を高かめるためチャネルストッパと呼ばれ
る拡散層を酸化分離膜直下の部分（基板と同じＰ型層）
を形成する必要があう、その製造方法としては、リーチ
ダウン方式とリーチアップ方式の２通シがある。リーチ
ダウン方式はＰ型不純物原子をＰ型基板上のｎｆｉエピ
タキシャルＳｉ層表面から導入してチャンネルストッパ
を形成する方式で、リーチアップ方式はＰ型基板にｎ型
エピタキシャルＳｉ層を形成する前に所望部分にあらか
じめＰ型不純物原子を導入しておきｎ型エピタキシャル
Ｓｉ層の成長と同時に上方へわき上らせる方式のである
。
本願出願人らは、超高速のバイポーラＩＣたとえばエミ
ッタカップルドロジック（ＥＣＬと称す。）等を形成す
る場合において、リーチアップ方式を採用し、チャンネ
ルストッパを形成するプロセスを開発している。
ッタカップルドロジック（ＥＣＬと称す。）等を形成す
る場合において、リーチアップ方式を採用し、チャンネ
ルストッパを形成するプロセスを開発している。
第９図は、本発明前に本願出願人にょシ開発された基板
を接地電位とするためのデバイス構造（以下この部分を
引き上げ部と称す。）を示す。すなわち、同図において
、１はＰ型８ｉ基板（サブストレート）、２はｎ＋型埋
込層、３はＰ＋を埋込層、４はエピタキシャル成長させ
たＳｉ層、４は上からの拡散と下のＰ＋型埋込層３から
のわき上り拡散とで形成した引き上げ部Ｐ型層である。
を接地電位とするためのデバイス構造（以下この部分を
引き上げ部と称す。）を示す。すなわち、同図において
、１はＰ型８ｉ基板（サブストレート）、２はｎ＋型埋
込層、３はＰ＋を埋込層、４はエピタキシャル成長させ
たＳｉ層、４は上からの拡散と下のＰ＋型埋込層３から
のわき上り拡散とで形成した引き上げ部Ｐ型層である。
５はアイソレーション酸化膜、６はｎｐｎ）ランジスタ
のコレクタ取出しのためのｎ＋を層（ＣＮ）、７は同じ
くベースＰ型層、８はエミッタｎ＋墓層である。Ｐ型層
４′はＰＷ層７と同一工程で形成される。
のコレクタ取出しのためのｎ＋を層（ＣＮ）、７は同じ
くベースＰ型層、８はエミッタｎ＋墓層である。Ｐ型層
４′はＰＷ層７と同一工程で形成される。
このような構造において、上記引き上げ部Ａ−Ａ’断面
の不純物濃度プロファイルは第１０図のごとくなシ、一
部で低濃度の部分ができるために、基板よシの引き上げ
抵抗Ｒは大きくなる可能性があシ、この抵抗孔の電圧降
下により基板電位が接地電位よシわずかに上昇し、良好
なアイソレーションや素子特性が得られないことがわか
った。言い換えるならば抵抗孔の値は半導体装置の不良
を検出するのに極めて重要な値であることがわかった。
の不純物濃度プロファイルは第１０図のごとくなシ、一
部で低濃度の部分ができるために、基板よシの引き上げ
抵抗Ｒは大きくなる可能性があシ、この抵抗孔の電圧降
下により基板電位が接地電位よシわずかに上昇し、良好
なアイソレーションや素子特性が得られないことがわか
った。言い換えるならば抵抗孔の値は半導体装置の不良
を検出するのに極めて重要な値であることがわかった。
しかしながら従来構造においては、この抵抗孔の値を定
量的にモニタする手段はなく、完成品での不良発生によ
り歩留が低くコストの低下が達成できなかった。
量的にモニタする手段はなく、完成品での不良発生によ
り歩留が低くコストの低下が達成できなかった。
本発明は上記の問題を克服するためになされたものであ
って、その目的とするところは、基板よシの引き上抵抗
のモニターを可能とする半導体装置の構造を提供するこ
とにある。
って、その目的とするところは、基板よシの引き上抵抗
のモニターを可能とする半導体装置の構造を提供するこ
とにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおシである。
を簡単に説明すれば、下記のとおシである。
すなわち、Ｐ型シリコン基板上にエピタキシャル・シリ
コン層を成長させて、このシリコン層表面にシリコン酸
化膜からなる分離層とを形成し、この酸化膜分離層の下
にＰ型層を有する半導体装置において、上記酸化膜とＰ
型層とによって分離すした１１１合う２つのエピタキシ
ャル・シリコン層からなる領域を基板よシのＰ型引上げ
領域とし、この２つのＰ型領域を上記酸化膜直下に形成
したＰ型埋込層により接続することＫよって引き上げ抵
抗測定用のモニターとするものであって、これにより、
チップごとに引き上げ抵抗値を定量的に測定し評価する
ことが可能になった。
コン層を成長させて、このシリコン層表面にシリコン酸
化膜からなる分離層とを形成し、この酸化膜分離層の下
にＰ型層を有する半導体装置において、上記酸化膜とＰ
型層とによって分離すした１１１合う２つのエピタキシ
ャル・シリコン層からなる領域を基板よシのＰ型引上げ
領域とし、この２つのＰ型領域を上記酸化膜直下に形成
したＰ型埋込層により接続することＫよって引き上げ抵
抗測定用のモニターとするものであって、これにより、
チップごとに引き上げ抵抗値を定量的に測定し評価する
ことが可能になった。
第１図乃至第６図は本発明の一実施例を示すものであっ
て、引き上げ抵抗測定用モニター素子を形成するプロセ
スの工程断面図である。
て、引き上げ抵抗測定用モニター素子を形成するプロセ
スの工程断面図である。
以下抵抗測定用モニター形成プロセスにそって工程順に
説明する。
説明する。
（１） Ｐ−型８ｉ基板１１において、ホトレジスト
を利用した酸化膜（図示されない）をマスクにして埋込
層を形成する部分ＫＳｂ、Ｂなどの不純物を順次導入し
てｎ＋型導入層１２及びＰ＋型導入層１３を形成する。
を利用した酸化膜（図示されない）をマスクにして埋込
層を形成する部分ＫＳｂ、Ｂなどの不純物を順次導入し
てｎ＋型導入層１２及びＰ＋型導入層１３を形成する。
（第１図）
（２）全面にＳｉをエピタキシャル成長させ、低濃度の
ｎ−型Ｓｉ層１４を１〜２μｍ程度の厚さに形成する。
ｎ−型Ｓｉ層１４を１〜２μｍ程度の厚さに形成する。
これにより、前記不純物の導入された層は埋めこまれて
ｎ＋型埋込層１２、Ｐ＋型埋込層１３となる。（第２図
） （３）Ｓｉの酸化膜（Ｓｉｎ、）、窒化膜（ＳｉｓＮ４
）からなるマスク１５を部分的に形成し、８１層１４の
表面を部分的にエッチして溝１６をあける。（第３図） （４）上記マスク１５を用いてＳｉ層表面を選択酸化し
て分離用酸化膜１７を埋込層１２，１３に達するように
形成する。次に、ＮＰＮトランジスタのコレクタとなる
ｎ型層２４を形成する。（第４図） （５）ホトレジストを利用してつくった高圧低温堆積酸
化膜１８（ホトレジスト膜でも良い）をマスクにボロン
Ｂをイオン打込み乃至拡散してＰ型拡散層１９をＰ型埋
込層１３に接続するように形成する。このイオン打込み
工程は、ＮＰＮ）ランジスタのベース２２形成のための
イオン打込工程で形成してもよい。このようにすること
により、工程の増加させることなく形成できる。（第５
゛図）（６）Ｐ型層１９の表面に生成された酸化膜に対
してコンタクトホトエッチを行ないＮＰＮトランジスタ
のエミッタ部２３を形成した後、電極部の酸化膜を選択
的に除去し、ＡＩを蒸着し、ホトレジストを利用しＡＪ
パターニングを行って電極２０を形成して、基板よ）の
引き上げ部抵抗測定用モニター素子を完成する。（第６
図） 第７図はＰ散拡散層、Ｐ＋型埋込層の位置を示す平面図
で第６図は第７図におけるＡ−Ａ’断面に対応する。
ｎ＋型埋込層１２、Ｐ＋型埋込層１３となる。（第２図
） （３）Ｓｉの酸化膜（Ｓｉｎ、）、窒化膜（ＳｉｓＮ４
）からなるマスク１５を部分的に形成し、８１層１４の
表面を部分的にエッチして溝１６をあける。（第３図） （４）上記マスク１５を用いてＳｉ層表面を選択酸化し
て分離用酸化膜１７を埋込層１２，１３に達するように
形成する。次に、ＮＰＮトランジスタのコレクタとなる
ｎ型層２４を形成する。（第４図） （５）ホトレジストを利用してつくった高圧低温堆積酸
化膜１８（ホトレジスト膜でも良い）をマスクにボロン
Ｂをイオン打込み乃至拡散してＰ型拡散層１９をＰ型埋
込層１３に接続するように形成する。このイオン打込み
工程は、ＮＰＮ）ランジスタのベース２２形成のための
イオン打込工程で形成してもよい。このようにすること
により、工程の増加させることなく形成できる。（第５
゛図）（６）Ｐ型層１９の表面に生成された酸化膜に対
してコンタクトホトエッチを行ないＮＰＮトランジスタ
のエミッタ部２３を形成した後、電極部の酸化膜を選択
的に除去し、ＡＩを蒸着し、ホトレジストを利用しＡＪ
パターニングを行って電極２０を形成して、基板よ）の
引き上げ部抵抗測定用モニター素子を完成する。（第６
図） 第７図はＰ散拡散層、Ｐ＋型埋込層の位置を示す平面図
で第６図は第７図におけるＡ−Ａ’断面に対応する。
第８図は一つのチップ２１におけるモニター素子部分を
示す全体平面図であって、同図の空白な部分にＩＣ，Ｌ
ＳＩなどの素子が形成される。
示す全体平面図であって、同図の空白な部分にＩＣ，Ｌ
ＳＩなどの素子が形成される。
以上の実施例で述べた本発明によれば下記のように効果
が得られる。
が得られる。
上記モニター素子による基板よシの引き上げ抵抗の測定
は下記のように行われる。
は下記のように行われる。
モニター素子の抵抗値几は、図６図及び第７図を参照し
、 Ｒ＝几、十Ｂ！ ＋Ｒｓ （Ｒ＋ ＝Ｒｓ ）
＝２１．＋Ｒｔ （ただし、ＰＳｕｂ ｕｐは基板引き上げ部比抵抗Ａ８
ｕｂは基板引き上げ部面積 Ｐｐｉｓｏはｐｉｓｏの比抵抗） ここでＰＳｕｂ ｕｐはＢＲ（Ｐ型拡散ベース）濃度及
びエピタキシャル層の厚さ等で決まる。このため測定結
果がある基準値を満たされない場合、基板引き上げが不
十分とな多、チップもしくはウェハは不良品となること
がわかる。
、 Ｒ＝几、十Ｂ！ ＋Ｒｓ （Ｒ＋ ＝Ｒｓ ）
＝２１．＋Ｒｔ （ただし、ＰＳｕｂ ｕｐは基板引き上げ部比抵抗Ａ８
ｕｂは基板引き上げ部面積 Ｐｐｉｓｏはｐｉｓｏの比抵抗） ここでＰＳｕｂ ｕｐはＢＲ（Ｐ型拡散ベース）濃度及
びエピタキシャル層の厚さ等で決まる。このため測定結
果がある基準値を満たされない場合、基板引き上げが不
十分とな多、チップもしくはウェハは不良品となること
がわかる。
このようにモニター素子を用いて抵抗値Ｒを定量的に測
定、評価することにより、基板引き上げ抵抗が大きいこ
とによる、又はチャネルストッパの濃度不足による入力
ラッチアップ％ＩＥＥが異常に大きい等のチップやウェ
ハ製品の排除が可能となる。
定、評価することにより、基板引き上げ抵抗が大きいこ
とによる、又はチャネルストッパの濃度不足による入力
ラッチアップ％ＩＥＥが異常に大きい等のチップやウェ
ハ製品の排除が可能となる。
したがって本発明によれば、モニター素子の活用により
、ウェハ完成歩留シ又はペレット検査歩留シは低下する
が、完成品による不良発生を防止することができ、総原
価が約１０％程度低減することが可能となる。
、ウェハ完成歩留シ又はペレット検査歩留シは低下する
が、完成品による不良発生を防止することができ、総原
価が約１０％程度低減することが可能となる。
本発明は酸化分離プロセスにおけるリーチアップ方式を
採用した半導体装置（ＩＣ，ＬＳＩ）全般に適用するこ
とができる。
採用した半導体装置（ＩＣ，ＬＳＩ）全般に適用するこ
とができる。
本発明は上記以外に、Ｐ＋型埋込層から基板よシの抵抗
を取り出す半導体製品一般に応用できる。
を取り出す半導体製品一般に応用できる。
第１図乃至第６図は本発明の一実施例を示す基板引き上
げ抵抗測定用モニターの製造プロセスの工程断面図であ
る。 第７図は第６図に対応する平面図である。 第８図はチップにおけるモニター素子位置の例を示す全
体平面図である。 第９図は従来の基板引上げ部の例を示す断面図である。 第１０図は第９図におけるＡ−Ａ’部部面面不純物プロ
ファイルの曲線図である。 １１・・・Ｐ−型Ｓｉ基板、１２・・・ｎ十型埋込層、
１３・・・Ｐ＋型埋込層、１４・・・エピタキシャルＳ
ｉ層、１５・・・マスク、１６・・・溝部、１７・・・
分離用酸化膜、１８・・・マスク％ １９・・・Ｐ散拡
散層、２０・・・ＡＩ！電極、２１・・・チップ。 第 １ 図 第 ２ 図 第 ３ 図 第 ７ 図 第 ８ 図
げ抵抗測定用モニターの製造プロセスの工程断面図であ
る。 第７図は第６図に対応する平面図である。 第８図はチップにおけるモニター素子位置の例を示す全
体平面図である。 第９図は従来の基板引上げ部の例を示す断面図である。 第１０図は第９図におけるＡ−Ａ’部部面面不純物プロ
ファイルの曲線図である。 １１・・・Ｐ−型Ｓｉ基板、１２・・・ｎ十型埋込層、
１３・・・Ｐ＋型埋込層、１４・・・エピタキシャルＳ
ｉ層、１５・・・マスク、１６・・・溝部、１７・・・
分離用酸化膜、１８・・・マスク％ １９・・・Ｐ散拡
散層、２０・・・ＡＩ！電極、２１・・・チップ。 第 １ 図 第 ２ 図 第 ３ 図 第 ７ 図 第 ８ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板と、この半導体基板の一主面
上にエピタキシャル成長させた半導体層とこの半導体層
の表面に部分的に形成した分離用酸化膜と、この分離用
酸化膜と半導体基板との間に形成した第１導電型埋込層
とを有する半導体装置であって、上記分離用酸化膜及び
第１導電型埋込層とによって分離されたエピタキシャル
半導体領域のうち隣り合う２つの半導体領域を第１導電
型領域としてこれらをその間の分離用酸化膜下に形成し
た第１導電型埋込層により電気的に接続して基板よりの
引上部抵抗測定用モニターとしたことを特徴とする半導
体装置。 ２、上記第１導電型エピタキシャル半導体領域の下方は
第１導電型埋込層よりのわき上り拡散により第１導電型
層とされている特許請求の範囲第１項に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110307A JPS61269324A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60110307A JPS61269324A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269324A true JPS61269324A (ja) | 1986-11-28 |
Family
ID=14532383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60110307A Pending JPS61269324A (ja) | 1985-05-24 | 1985-05-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269324A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218145A (ja) * | 1989-02-20 | 1990-08-30 | Matsushita Electron Corp | 半導体装置のモニタ方法 |
-
1985
- 1985-05-24 JP JP60110307A patent/JPS61269324A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02218145A (ja) * | 1989-02-20 | 1990-08-30 | Matsushita Electron Corp | 半導体装置のモニタ方法 |
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