JPS61270984A - 直列デ−タ処理装置 - Google Patents
直列デ−タ処理装置Info
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- JPS61270984A JPS61270984A JP60112236A JP11223685A JPS61270984A JP S61270984 A JPS61270984 A JP S61270984A JP 60112236 A JP60112236 A JP 60112236A JP 11223685 A JP11223685 A JP 11223685A JP S61270984 A JPS61270984 A JP S61270984A
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T7/00—Image analysis
- G06T7/60—Analysis of geometric attributes
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- Engineering & Computer Science (AREA)
- Geometry (AREA)
- Computer Vision & Pattern Recognition (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Length Measuring Devices By Optical Means (AREA)
- Closed-Circuit Television Systems (AREA)
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、−次元撮像素子の撮像出力画像信号の直列デ
ータを任意の視野毎に分割して各分割視野内の画素数を
計数した計数結果をリアルタイムで順次に出力する画像
処理装置等の直列データ処理装置に関し、特に、データ
処理を簡易に行い得るようにしたものである。
ータを任意の視野毎に分割して各分割視野内の画素数を
計数した計数結果をリアルタイムで順次に出力する画像
処理装置等の直列データ処理装置に関し、特に、データ
処理を簡易に行い得るようにしたものである。
［従来の技術］
近年、−次元撮像素子とレンズとを組合わせてファクト
リ−オートメーション用に製品の良否判定、欠陥検出等
を行わさせる撮像装置の応用が増加してきた。このよう
な製品検査においては、その−手法として、−次元撮像
素子の全視野を複数個の視野に分割し、かかる−次元撮
像素子により製品を撮像した画像信号において注目すべ
き分割視野中の製品画像に対応した有意の画素数を計数
し、各注目分割視野毎の計数値をそれぞれ独立にそれぞ
れの基準値と比較してその比較結果により複雑な形状の
製品についてもその製品の簡易な良否判定を可能にした
り、判定、検出精度を高めたりする方法が取られている
。
リ−オートメーション用に製品の良否判定、欠陥検出等
を行わさせる撮像装置の応用が増加してきた。このよう
な製品検査においては、その−手法として、−次元撮像
素子の全視野を複数個の視野に分割し、かかる−次元撮
像素子により製品を撮像した画像信号において注目すべ
き分割視野中の製品画像に対応した有意の画素数を計数
し、各注目分割視野毎の計数値をそれぞれ独立にそれぞ
れの基準値と比較してその比較結果により複雑な形状の
製品についてもその製品の簡易な良否判定を可能にした
り、判定、検出精度を高めたりする方法が取られている
。
このような画像信号直列データの分割処理に際し、マイ
クロコンビュ・−夕を使用する場合に従来採られていた
データ処理方法は、２値画像信号からなる直列データを
並列データに変換し、例えば８ビツトマイクロコンピユ
ータを使用する場合には８ビット並列データに変換し、
ダイレクト・メモリ・アクセス（ＩＩＭＡ）によって一
時メモリに書込んだうえで、改めてマイクロコンピュー
タのソフトウェアにより、所定の分割視野内画像に対応
した有意の画素数を計数するというやり方であった。
クロコンビュ・−夕を使用する場合に従来採られていた
データ処理方法は、２値画像信号からなる直列データを
並列データに変換し、例えば８ビツトマイクロコンピユ
ータを使用する場合には８ビット並列データに変換し、
ダイレクト・メモリ・アクセス（ＩＩＭＡ）によって一
時メモリに書込んだうえで、改めてマイクロコンピュー
タのソフトウェアにより、所定の分割視野内画像に対応
した有意の画素数を計数するというやり方であった。
しかしながら、近年は、−次元撮像素子の画素配列数が
増大してきたために適切な大きさに区切るべき分割視野
の個数が増大してソフトウェアによるデータ処理に時間
がかかり過ぎるようになり、比較的高速で搬送装置上を
流れるようにした製品の検査、判定はもとより、通常の
搬送速度の場合にも対応しきれなくなってきている。
増大してきたために適切な大きさに区切るべき分割視野
の個数が増大してソフトウェアによるデータ処理に時間
がかかり過ぎるようになり、比較的高速で搬送装置上を
流れるようにした製品の検査、判定はもとより、通常の
搬送速度の場合にも対応しきれなくなってきている。
［発明が解決しようとする問題点］
本発明がその解決を目的とする問題点は、搬送装置上を
移動する製品を検査するために一次元撮像素子により撮
像した画像信号等の直列データをリアルタイムで簡易に
処理し得るようにする点にある。
移動する製品を検査するために一次元撮像素子により撮
像した画像信号等の直列データをリアルタイムで簡易に
処理し得るようにする点にある。
［問題点を解決するための手段］
上述の問題点を解決するために、本発明においては、−
次元撮像素子における順次の分割視野画素数データをメ
モリにあらかじめ書込んでおき、処理すべき画像信号直
列データの入力に応じてその分割視野画素数データをメ
モリから順次読出して入力画像の直列データを順次に分
割視野毎に分割するとともに、各分割視野中の画像に対
応した有意の画素数を計数してその計数結果をＤＭＡに
より他のメモリに順次に転送して記録する。
次元撮像素子における順次の分割視野画素数データをメ
モリにあらかじめ書込んでおき、処理すべき画像信号直
列データの入力に応じてその分割視野画素数データをメ
モリから順次読出して入力画像の直列データを順次に分
割視野毎に分割するとともに、各分割視野中の画像に対
応した有意の画素数を計数してその計数結果をＤＭＡに
より他のメモリに順次に転送して記録する。
［作用］
したがって、本発明によれば、画像信号等の直列データ
をリアルタイムで任意の長さに分割して処理することが
でき、マイクロコンピュータのソフトウェアの負担を軽
減して処理の高速化を可能にし、高速の搬送装置上の製
品の検査にも十分に対応し得るようにした直列データ処
理装置を提供することができる。
をリアルタイムで任意の長さに分割して処理することが
でき、マイクロコンピュータのソフトウェアの負担を軽
減して処理の高速化を可能にし、高速の搬送装置上の製
品の検査にも十分に対応し得るようにした直列データ処
理装置を提供することができる。
［実施例］
以下に図面を参照して本発明の詳細な説明する。
本発明直列データ処理装置の基本構成を第１図に示す０
図示の基本構成においては、リード信号発生手段Ｅによ
り読出しコマンドすなわち図示のリード信号を出力して
外部のメモリをアクセスし、−次元撮像素子を分割する
視野毎の画素数を表わす分割データを読出して分割デー
タ計数手段Ａにプリセットする６分割データ計数手段Ａ
は、通常、順次の画素に対応した基準クロックに従って
分割画素数データをカウントダウンし、計数値が０とな
ったときにキャリー信号を出力する。
図示の基本構成においては、リード信号発生手段Ｅによ
り読出しコマンドすなわち図示のリード信号を出力して
外部のメモリをアクセスし、−次元撮像素子を分割する
視野毎の画素数を表わす分割データを読出して分割デー
タ計数手段Ａにプリセットする６分割データ計数手段Ａ
は、通常、順次の画素に対応した基準クロックに従って
分割画素数データをカウントダウンし、計数値が０とな
ったときにキャリー信号を出力する。
リード信号発生手段Ｅは、このキャリー信号の出力に応
じて再びリード信号を出力するので、次回の分割画素数
データを外部のメモリにブリセットすることになる。
じて再びリード信号を出力するので、次回の分割画素数
データを外部のメモリにブリセットすることになる。
なお、最初に分割データを外部メモリにプリセットする
際には、スタート信号に応じてリード信号を出力する。
際には、スタート信号に応じてリード信号を出力する。
また、上述のキャリー信号に応じて、後述のように出力
アドレス発生手段Ｃおよびライト信号発生手段口からメ
モリアドレスおよび書込みコマンド、すなわち、図示の
出力アドレスおよびライト信号がそれぞれ出力されて、
入力直列データを順次に分割した視野毎の画像に対応し
た有意の画素数が外部メモリ等に記録される。
アドレス発生手段Ｃおよびライト信号発生手段口からメ
モリアドレスおよび書込みコマンド、すなわち、図示の
出力アドレスおよびライト信号がそれぞれ出力されて、
入力直列データを順次に分割した視野毎の画像に対応し
た有意の画素数が外部メモリ等に記録される。
さらに、図示の構成では、その際、後述する有効ビット
数係数手段Ｂから出力される分割画素数データは前回記
録までの順次の分割視野毎の画像に対応した有意の画素
数の累積と今回の分割視野の有意の画素数との総和とな
るが、ライト信号により有意ビット数計数手段Ｂをクリ
アするように構成すれば、順次の分割視野毎の画像に対
応した有意の画素数のみを出力するようにすることもで
きる。
数係数手段Ｂから出力される分割画素数データは前回記
録までの順次の分割視野毎の画像に対応した有意の画素
数の累積と今回の分割視野の有意の画素数との総和とな
るが、ライト信号により有意ビット数計数手段Ｂをクリ
アするように構成すれば、順次の分割視野毎の画像に対
応した有意の画素数のみを出力するようにすることもで
きる。
つぎに、本発明直列データ処理装置を搬送装置上の製品
の検査に適用した場合の使用例の構成配置を第２図に示
す０図示の構成配置においては、光源１により照明され
た被写体２がレンズ３により１次元イメージセンサ４上
に結像する。１次元イメージセンサ４は、通常、専用コ
ントローラ５からの１走査の開始を指令するトリガ信号
ＴＲおよび基準クロックＣＬＫによって駆動される。１
次元イメージセンサ４は、通常、ｌラインに配列した数
百〜数予測のフォトダイオードにより構成されており１
．８７オトダイオードが１ビツトの画素を構成し、各画
素の撮像出力は基準クロックＧＬＫに同期してパルス列
として取出されて１画像性号ｖＳとなり、アナログ処理
回路６により増幅、波形整形および２値化を施されて高
低ｚ値の直列データからなるｚ値化画像信号ｖｖＳとし
て出力され、本発明直列データ処理装！１７に導かれて
、前述したように分割処理され、視野毎の画像に対応し
た有意の画素数データとなる。 ＲＡＭ−Ａは、−次元
イメージセンナの視野を分割した各分割視野内の画素数
を表わす分割データを書込んでおくランダムアクセスメ
モリであり、ＲＡＭ−８はその分割データにより分割さ
れた各分割視野内の画像に対応した有意の画素数を書込
むランダムアクセスメモリで割データをランダムアクセ
スメモリＲＡＭ−Ａに書込む。その際、バッファ８，９
．１０はいずれもハイインピーダンスとなって遮断され
ており、ランダムアクセスメモリＲＡＭ−ＡおよびＲＡ
Ｍ−Ｈのアクセス権は中央制御装置ＣＰＵが有している
。その後に中央制御装置ＣＰＵの”入出力ボートからダ
イレクトメモリアクセス信号口にＡを送ると、直列デー
タ処理装置７はトリガ信号ＴＲの入力を待って中央制御
装置ＣＰｕ側にホールド信号ＨＯＬＤを送る。このホー
ルド信号ＨＯＬＤに対する中央制御装置ＣＰｕの応答信
号ＨＯＬｒＪ Ａによりバッファ８，９．１０はアクテ
ィブとなり、バッファ１１．１２はハイインピーダンス
となるので、ランダムアクセスメモリＲＡＭ−Ａ 、Ｒ
ＡＭ−Ｈのアクセス権は直列データ処理装置に移る。し
かる後に１分割データの読出し、分割視野中の有意の画
素数の計数およびその計数結果のランダムアクセスメモ
リＲＡＭ−Ｂへの書込を順次にリアルタイムで処理して
全視野の画像信号直列データが終了すると、ホールド信
号ＨＯＬＩ］の出力を停止する。したがって、ランダム
アクセスメモリＲＡＭ−ＡおよびＲＡＭ−Ｈのアクセス
権は再び中央制御装置ＣＰＵの側に戻ることになる。
の検査に適用した場合の使用例の構成配置を第２図に示
す０図示の構成配置においては、光源１により照明され
た被写体２がレンズ３により１次元イメージセンサ４上
に結像する。１次元イメージセンサ４は、通常、専用コ
ントローラ５からの１走査の開始を指令するトリガ信号
ＴＲおよび基準クロックＣＬＫによって駆動される。１
次元イメージセンサ４は、通常、ｌラインに配列した数
百〜数予測のフォトダイオードにより構成されており１
．８７オトダイオードが１ビツトの画素を構成し、各画
素の撮像出力は基準クロックＧＬＫに同期してパルス列
として取出されて１画像性号ｖＳとなり、アナログ処理
回路６により増幅、波形整形および２値化を施されて高
低ｚ値の直列データからなるｚ値化画像信号ｖｖＳとし
て出力され、本発明直列データ処理装！１７に導かれて
、前述したように分割処理され、視野毎の画像に対応し
た有意の画素数データとなる。 ＲＡＭ−Ａは、−次元
イメージセンナの視野を分割した各分割視野内の画素数
を表わす分割データを書込んでおくランダムアクセスメ
モリであり、ＲＡＭ−８はその分割データにより分割さ
れた各分割視野内の画像に対応した有意の画素数を書込
むランダムアクセスメモリで割データをランダムアクセ
スメモリＲＡＭ−Ａに書込む。その際、バッファ８，９
．１０はいずれもハイインピーダンスとなって遮断され
ており、ランダムアクセスメモリＲＡＭ−ＡおよびＲＡ
Ｍ−Ｈのアクセス権は中央制御装置ＣＰＵが有している
。その後に中央制御装置ＣＰＵの”入出力ボートからダ
イレクトメモリアクセス信号口にＡを送ると、直列デー
タ処理装置７はトリガ信号ＴＲの入力を待って中央制御
装置ＣＰｕ側にホールド信号ＨＯＬＤを送る。このホー
ルド信号ＨＯＬＤに対する中央制御装置ＣＰｕの応答信
号ＨＯＬｒＪ Ａによりバッファ８，９．１０はアクテ
ィブとなり、バッファ１１．１２はハイインピーダンス
となるので、ランダムアクセスメモリＲＡＭ−Ａ 、Ｒ
ＡＭ−Ｈのアクセス権は直列データ処理装置に移る。し
かる後に１分割データの読出し、分割視野中の有意の画
素数の計数およびその計数結果のランダムアクセスメモ
リＲＡＭ−Ｂへの書込を順次にリアルタイムで処理して
全視野の画像信号直列データが終了すると、ホールド信
号ＨＯＬＩ］の出力を停止する。したがって、ランダム
アクセスメモリＲＡＭ−ＡおよびＲＡＭ−Ｈのアクセス
権は再び中央制御装置ＣＰＵの側に戻ることになる。
その結果、中央制御装置、ＣＰＵにおいては、ランダム
アクセスメモリＲＡＭ−Ｈの所定のメモリアドレスのメ
モリ内容を読出すだけで、分割視野内の画像に対応する
有意の画素数を知ることができる。
アクセスメモリＲＡＭ−Ｈの所定のメモリアドレスのメ
モリ内容を読出すだけで、分割視野内の画像に対応する
有意の画素数を知ることができる。
つぎに、本発明直列データ処理装置の具体的構成の例を
第３図に示す。
第３図に示す。
第３図において、１３は出力アドレスカウンタ、１４は
画素数カウンタ、１５は分割データカウンタ、ｔｅ〜２
０はＤフリップフロップ、２１は視野カウンタ、２２．
２３はアンドゲート、２４〜２６はオアゲートである。
画素数カウンタ、１５は分割データカウンタ、ｔｅ〜２
０はＤフリップフロップ、２１は視野カウンタ、２２．
２３はアンドゲート、２４〜２６はオアゲートである。
ＡＤは出力アドレス、ＶＤは画素数データ、ＤＤは分割
データである。
データである。
図示の構成においては、中央制御装置ＣＰＵその他の外
部機器によってダイレクトメモリアクセス（ＤＭＡ）要
求信号ＤＮＡが出力されると、その後の最初のトリガ信
号ＴＲの入力に応じてホールド信号）１０ＬＩＩが出力
され、各バスのアクセス権が直列データ処理位置７側に
移る。
部機器によってダイレクトメモリアクセス（ＤＭＡ）要
求信号ＤＮＡが出力されると、その後の最初のトリガ信
号ＴＲの入力に応じてホールド信号）１０ＬＩＩが出力
され、各バスのアクセス権が直列データ処理位置７側に
移る。
トリガ信号ＴＨによって、出力アドレス発生手段Ｃとし
ての出力アドレスカウンタ１３および有意ビット数計数
手段Ｂとしての画素数カウンタ１４が０クリアされ、さ
らに、トリガ信号ＴＨの入力後最初の基準クロックＣＬ
Ｋの立上りで第１の分割データＤＤが分割データ計数手
段Ａとしての分割データカウンタ１５に書込まれる。第
２図示の構成配置においては、ランダムアクセスメモリ
ＲＡＭ−Ａから、分割データＤＩ］が読出されるが、そ
の際、出力アドレスＡＤはランダムアクセスメモリＲＡ
Ｍ−ＡおよびＲＡＭ−８両方の共通アドレスとなってい
るので、第１の分割データＤＯはランダムアクセスメモ
リＲＡＭ−Ａの０番地から順次に書込まれることになる
。
ての出力アドレスカウンタ１３および有意ビット数計数
手段Ｂとしての画素数カウンタ１４が０クリアされ、さ
らに、トリガ信号ＴＨの入力後最初の基準クロックＣＬ
Ｋの立上りで第１の分割データＤＤが分割データ計数手
段Ａとしての分割データカウンタ１５に書込まれる。第
２図示の構成配置においては、ランダムアクセスメモリ
ＲＡＭ−Ａから、分割データＤＩ］が読出されるが、そ
の際、出力アドレスＡＤはランダムアクセスメモリＲＡ
Ｍ−ＡおよびＲＡＭ−８両方の共通アドレスとなってい
るので、第１の分割データＤＯはランダムアクセスメモ
リＲＡＭ−Ａの０番地から順次に書込まれることになる
。
しかして、トリガー信号球の立下り後に第１の分割デー
タＤＯが基準クロックＣＬＫ毎にカウントダウンされて
０となったところで、キャリー信号ＣＹが出力される。
タＤＯが基準クロックＣＬＫ毎にカウントダウンされて
０となったところで、キャリー信号ＣＹが出力される。
このキャリー信号ＣＹの入力に応じ、まず、フィリップ
フロップ１６によってライト信号能が出力され、キャリ
ー信号ＣＹ発生時の有意画素数データが、第２図示の構
成配置におけるランダムアクセスメモリＲＡＭ−Ｈの０
番地に書込まれる０画素数カウンタ１４は、画像信号直
列データｖｖＳが高レベルになったときの基準クロック
ＣＬＫを計数する。
フロップ１６によってライト信号能が出力され、キャリ
ー信号ＣＹ発生時の有意画素数データが、第２図示の構
成配置におけるランダムアクセスメモリＲＡＭ−Ｈの０
番地に書込まれる０画素数カウンタ１４は、画像信号直
列データｖｖＳが高レベルになったときの基準クロック
ＣＬＫを計数する。
ライト信号の出力後最初の後述する補助クロック５ＣＬ
Ｋ の立上りでアドレスアップ信号ＡＤＵＰが出力さ
れて出力アドレスＡＤが１つカウントアツプされる。
Ｋ の立上りでアドレスアップ信号ＡＤＵＰが出力さ
れて出力アドレスＡＤが１つカウントアツプされる。
なお１本実施例では、基準クロックＣＬＫはデユーティ
１／４であり、また、補助クロ、ツク５ＣＬＫは基準ク
ロックＣＬＫと同じ周期、同じデユーティで位相が１８
０ °ずれたクロックであり、いずれのクロックもコン
トローラ５から得られる。
１／４であり、また、補助クロ、ツク５ＣＬＫは基準ク
ロックＣＬＫと同じ周期、同じデユーティで位相が１８
０ °ずれたクロックであり、いずれのクロックもコン
トローラ５から得られる。
アドレスアップ信号ＡＤｔｌＰは同時に画素数カウンタ
をクリアして次の分割視野における有意の画素数の計数
に備える。アドレスアップ信号ＡＤＵＰの出力後最初の
補助クロック５ＣＬＫの立下りでリード信号発生手段Ｅ
としてのフィリップフロップ１８からリード信号ＲＤが
出力され、第２図示の構成配置におけるランダムアクセ
スメモリＲＡＭ−Ａのメモリアドレス１から第２の分割
データ００が新しく分割データカウンタ１５にプリセッ
トされ、前回と同様のデータ処理が繰返される。
をクリアして次の分割視野における有意の画素数の計数
に備える。アドレスアップ信号ＡＤＵＰの出力後最初の
補助クロック５ＣＬＫの立下りでリード信号発生手段Ｅ
としてのフィリップフロップ１８からリード信号ＲＤが
出力され、第２図示の構成配置におけるランダムアクセ
スメモリＲＡＭ−Ａのメモリアドレス１から第２の分割
データ００が新しく分割データカウンタ１５にプリセッ
トされ、前回と同様のデータ処理が繰返される。
なお、−次元イメージセンサ４の全視野は視野カウンタ
２１にセットされており、基準クロックＧＬＫが全視野
分計数されると、ホールド信号ＨＯＬＤがクリアされる
ようになっている。
２１にセットされており、基準クロックＧＬＫが全視野
分計数されると、ホールド信号ＨＯＬＤがクリアされる
ようになっている。
本発明による上述した直列データ処理のタイムチャート
の例を第４図に示す０図示のタイムチャートにおいては
、基準クロックの１周期の間に各回毎のデータ処理をす
べて行うようになっており、キャリー信号ＧＹの出力後
、ライト信号ＷＲの立上りで画素数データＶＤが外部メ
モリーに書込まれ、アドレスアップ信号ＡＤの立上りで
出力アドレスデータＡＤがカウントアツプされるが、ラ
イト信号能の立上りの後、アドレスアップ信号ＡＤが出
力されるように、第３図示の本発明装置の適用例におけ
るアンドゲート２２が配置されている。
の例を第４図に示す０図示のタイムチャートにおいては
、基準クロックの１周期の間に各回毎のデータ処理をす
べて行うようになっており、キャリー信号ＧＹの出力後
、ライト信号ＷＲの立上りで画素数データＶＤが外部メ
モリーに書込まれ、アドレスアップ信号ＡＤの立上りで
出力アドレスデータＡＤがカウントアツプされるが、ラ
イト信号能の立上りの後、アドレスアップ信号ＡＤが出
力されるように、第３図示の本発明装置の適用例におけ
るアンドゲート２２が配置されている。
つぎに、本発明装置の第２図示の具体的構成および第３
図示の適用例におけるデータ処理のタイムチャートの例
を第５図に示す、マイクロコンピュータ側からダイレク
トメモリアクセス信号ＤＭＡを入出力ポート等を経て本
発明直列データ処理装置７に入力すると、その後の最初
のトリガ信号ＴＨの入力に引続いてホールド信号ＨＯＬ
Ｄが出力される。
図示の適用例におけるデータ処理のタイムチャートの例
を第５図に示す、マイクロコンピュータ側からダイレク
トメモリアクセス信号ＤＭＡを入出力ポート等を経て本
発明直列データ処理装置７に入力すると、その後の最初
のトリガ信号ＴＨの入力に引続いてホールド信号ＨＯＬ
Ｄが出力される。
例えば、画像信号直列データＶＶＳが第５図示のような
信号波形であり、また、分割データによってキャリー信
号ＣＹが第５図示のように出力されると、画素数カウン
タ１５の出力としての有意の画素数データＶＤは第５図
のように変化することになる。
信号波形であり、また、分割データによってキャリー信
号ＣＹが第５図示のように出力されると、画素数カウン
タ１５の出力としての有意の画素数データＶＤは第５図
のように変化することになる。
［発明の効果］
以上の説明から明らかなように本発明によれば、直列デ
ータを任意の長さの領域に分割して、その分割領域の有
意のビット数をリアルタイムで計数し、外部メモリに書
込むことができるので、従来、ソフトウェアのみに頼っ
ていた直列データの分割処理が、データ転送と同時に終
了し、ソフトウェアは計数結果を書込みさえすればよく
なり、その結果、直列データ全体の処理速度が著しく高
速となり、搬送速度の速い物体を撮像するイメージセン
サにより撮像して検査する場合にも、複雑な良否判定を
十分に高速で行うようにすることができるという格別の
効果が得られる。
ータを任意の長さの領域に分割して、その分割領域の有
意のビット数をリアルタイムで計数し、外部メモリに書
込むことができるので、従来、ソフトウェアのみに頼っ
ていた直列データの分割処理が、データ転送と同時に終
了し、ソフトウェアは計数結果を書込みさえすればよく
なり、その結果、直列データ全体の処理速度が著しく高
速となり、搬送速度の速い物体を撮像するイメージセン
サにより撮像して検査する場合にも、複雑な良否判定を
十分に高速で行うようにすることができるという格別の
効果が得られる。
また本発明直列データ処理装置は、製品検査時の画像デ
ータのみを取扱うものではなく、例えば、直列データ通
信の分野においても、分割視野データを用いて変調され
たデジタルコードをリアルタイムで復調することができ
、画像データにおけると同時に直列データ通信の高速化
に役立てることができる。
ータのみを取扱うものではなく、例えば、直列データ通
信の分野においても、分割視野データを用いて変調され
たデジタルコードをリアルタイムで復調することができ
、画像データにおけると同時に直列データ通信の高速化
に役立てることができる。
第１図は本発明直列データ処理装置の基本構成を示すブ
ロック線図、 第２図は本発明直列データ処理装置を製品検査に適用し
た構成配置の例を示すブロック線図、第３図は本発明直
列データ処理装置の具体的構成の例を示すブロック線図
、 第４図は本発明による直列データ処理の例を示すタイム
チャート、 第５図は本発明による直列データ処理の全過程の例を示
すタイムチャートである。 Ａ・・・分割データ計数手段、 Ｂ・・・有意ビット数計数手段、 Ｃ・・・出力アドレス発生手段、 Ｄ・・・ライト信号発生手段、 Ｅ・・・リード信号発生手段。 ＡＤ・・・出力アドレス、 ＶＯ・・・画素数データ、 Ｉ］Ｄ・・・分割データ。 １・・・光源、 ２・・・被写体、 ３・−・レンズ、 ４・・・１次元イメージセンサ、 ５・・・コントローラ、 ６・・・アナログ処理回路、 ７・・・直列データ処理装置、 ８〜１２・・・バッファ、 １３・・・出力アドレスカウンタ、 １４・・・画素数カウンタ。 １５・・・分割データカ、ウンタ、 １６〜２０・・・ブリップフロップ。 ２１・・・視野カウンタ、 ２２．２３・・・アンドゲート、 ２４〜２６・・・オアゲート。
ロック線図、 第２図は本発明直列データ処理装置を製品検査に適用し
た構成配置の例を示すブロック線図、第３図は本発明直
列データ処理装置の具体的構成の例を示すブロック線図
、 第４図は本発明による直列データ処理の例を示すタイム
チャート、 第５図は本発明による直列データ処理の全過程の例を示
すタイムチャートである。 Ａ・・・分割データ計数手段、 Ｂ・・・有意ビット数計数手段、 Ｃ・・・出力アドレス発生手段、 Ｄ・・・ライト信号発生手段、 Ｅ・・・リード信号発生手段。 ＡＤ・・・出力アドレス、 ＶＯ・・・画素数データ、 Ｉ］Ｄ・・・分割データ。 １・・・光源、 ２・・・被写体、 ３・−・レンズ、 ４・・・１次元イメージセンサ、 ５・・・コントローラ、 ６・・・アナログ処理回路、 ７・・・直列データ処理装置、 ８〜１２・・・バッファ、 １３・・・出力アドレスカウンタ、 １４・・・画素数カウンタ。 １５・・・分割データカ、ウンタ、 １６〜２０・・・ブリップフロップ。 ２１・・・視野カウンタ、 ２２．２３・・・アンドゲート、 ２４〜２６・・・オアゲート。
Claims (1)
- 【特許請求の範囲】 入力した直列データを順次に分割して処理する直列デー
タ処理装置において、プリセットした分割データを所定
の基準クロックに従い計数して所定の計数値に達したと
きにキャリー信号を発生させる分割データ計数手段と、 前記直列データにおける有意のビット数を前記基準クロ
ックに従い計数して得た計数値を少なくともメモリに出
力する有意ビット数計数手段と、前記キャリー信号に応
じて前記有意のビット数の計数値を出力するメモリアド
レスを指定する出力アドレス発生手段と、 前記キャリー信号に応じて前記有意のビット数の計数値
をメモリに出力するタイミングを指定するライト信号発
生手段と、 少なくとも、前記キャリー信号に応じてつぎに計数する
分割データを前記分割データ計数手段にプリセットする
タイミングを指定するリード信号発生手段と を具えたことを特徴とする直列データ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60112236A JPS61270984A (ja) | 1985-05-27 | 1985-05-27 | 直列デ−タ処理装置 |
| DE3617774A DE3617774C2 (de) | 1985-05-27 | 1986-05-27 | Vorrichtung zur Verarbeitung serieller Daten |
| US06/867,471 US4783827A (en) | 1985-05-27 | 1986-05-27 | Serial data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60112236A JPS61270984A (ja) | 1985-05-27 | 1985-05-27 | 直列デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61270984A true JPS61270984A (ja) | 1986-12-01 |
| JPH0441867B2 JPH0441867B2 (ja) | 1992-07-09 |
Family
ID=14581652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60112236A Granted JPS61270984A (ja) | 1985-05-27 | 1985-05-27 | 直列デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270984A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040054A (ja) * | 1973-08-15 | 1975-04-12 | ||
| JPS5385610A (en) * | 1976-12-29 | 1978-07-28 | Toppan Printing Co Ltd | Printed matter inspector |
| JPS5484786A (en) * | 1977-12-19 | 1979-07-05 | Fujitsu Ltd | Automatic inspection range setting system of surface inspector |
-
1985
- 1985-05-27 JP JP60112236A patent/JPS61270984A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5040054A (ja) * | 1973-08-15 | 1975-04-12 | ||
| JPS5385610A (en) * | 1976-12-29 | 1978-07-28 | Toppan Printing Co Ltd | Printed matter inspector |
| JPS5484786A (en) * | 1977-12-19 | 1979-07-05 | Fujitsu Ltd | Automatic inspection range setting system of surface inspector |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441867B2 (ja) | 1992-07-09 |
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