JPS61274363A - ゲ−トタ−ンオフサイリスタ - Google Patents
ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPS61274363A JPS61274363A JP11564285A JP11564285A JPS61274363A JP S61274363 A JPS61274363 A JP S61274363A JP 11564285 A JP11564285 A JP 11564285A JP 11564285 A JP11564285 A JP 11564285A JP S61274363 A JPS61274363 A JP S61274363A
- Authority
- JP
- Japan
- Prior art keywords
- ceramic body
- resistor
- snubber circuit
- thyristor
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、コンデンサ、抵抗、整流素子から構成される
スナバ回路によってサージ電圧に対して保護されるゲー
トターンオフ （ＧＴＯ）サイリスタに関する。
スナバ回路によってサージ電圧に対して保護されるゲー
トターンオフ （ＧＴＯ）サイリスタに関する。
サージ電圧保護のためのスナバ回路が接続されているＧ
ＴＯサイリスクにおいては、ターンオフ時に発生するス
パイク電圧によって破壊することがあるため、可制御電
流がこのスパイク電圧にょって制限される０例えば可制
御電流１０００Ａ、順耐圧２５００Ｖ、オン電圧２．５
ＶのＧＴＯ９４リスクチは７００〜９００ｖ以上のスパ
イク電圧により大多数が破壊することが知られている。 これはスパイク電圧によりサイリスタのＮベース層の温
度が上昇するために起こるものであり、それ故可制御電
流が大きいほど破壊しやすい、このスパイク電圧Ｖｓｐ
は、ＧＴＯサイリスタのターンオフ時の電流変化率ｄｉ
／ｄｔとスナバ回路のインダクタンスして決り、次式で
表わされる。 Ｖｓｐ−Ｌ −ｄｉ／ｄｔ すなわちスパイク電圧を小さくするには、スナバ回路の
インダクタンスＬを小さくする必要がある。 一方、ｄｉ／ｄｔもＧＴＯサイリスタの低温動作のとき
には大きくなり、低温でのＧＴＯサイリスタの使用が制
限された。 スナバ回路のインダクタンスは、低インダクタンスのコ
ンデンサや無ｍ導抵抗を用いることによりある程度低減
できるが、スナバ回路自体に含まれている浮遊インダク
タンスを低減することは困難であった。
ＴＯサイリスクにおいては、ターンオフ時に発生するス
パイク電圧によって破壊することがあるため、可制御電
流がこのスパイク電圧にょって制限される０例えば可制
御電流１０００Ａ、順耐圧２５００Ｖ、オン電圧２．５
ＶのＧＴＯ９４リスクチは７００〜９００ｖ以上のスパ
イク電圧により大多数が破壊することが知られている。 これはスパイク電圧によりサイリスタのＮベース層の温
度が上昇するために起こるものであり、それ故可制御電
流が大きいほど破壊しやすい、このスパイク電圧Ｖｓｐ
は、ＧＴＯサイリスタのターンオフ時の電流変化率ｄｉ
／ｄｔとスナバ回路のインダクタンスして決り、次式で
表わされる。 Ｖｓｐ−Ｌ −ｄｉ／ｄｔ すなわちスパイク電圧を小さくするには、スナバ回路の
インダクタンスＬを小さくする必要がある。 一方、ｄｉ／ｄｔもＧＴＯサイリスタの低温動作のとき
には大きくなり、低温でのＧＴＯサイリスタの使用が制
限された。 スナバ回路のインダクタンスは、低インダクタンスのコ
ンデンサや無ｍ導抵抗を用いることによりある程度低減
できるが、スナバ回路自体に含まれている浮遊インダク
タンスを低減することは困難であった。
本発明は、ＧＴＯサイリスタに接続されたスナバ回路の
浮遊インダクタンスを低減して可制御電流の増大と低温
での使用を可能にしたＧＴＯサイリスタを提供すること
を目的とする。
浮遊インダクタンスを低減して可制御電流の増大と低温
での使用を可能にしたＧＴＯサイリスタを提供すること
を目的とする。
本発明によるＧＴＯサイリスタは、サイリスクエレメン
トの両面にそれぞれ接触する接続電極体を連結する環状
セラミック体内部にスナバ回路を構成するコンデンサ、
抵抗、整流素子が埋設されており、同様に埋設された導
体によって接続電極体と接続されていることにより、浮
遊インダクタンスを０．２μＨ以下とすることを可能に
し、上記の目的を達成する。
トの両面にそれぞれ接触する接続電極体を連結する環状
セラミック体内部にスナバ回路を構成するコンデンサ、
抵抗、整流素子が埋設されており、同様に埋設された導
体によって接続電極体と接続されていることにより、浮
遊インダクタンスを０．２μＨ以下とすることを可能に
し、上記の目的を達成する。
第１図は本発明の一実施例を示し、ＧＴＯサイリスタエ
レメントｌは突出した多数のＮエミツタ層２１および反
対側の全面のＰエミッタ層にそれぞれモリブデン板２を
介して冷却フィンを備えた接続電極体３．４が接触して
いる。上部のカソード接続電極体３に絶縁されて貫通す
るゲートリード５の先端はエレメント１の上面中央部に
皿ばね６により加圧接触している０両接続電極体３．４
は環状セラミック体７により取り囲まれ、例えばセラミ
ック体７の表面メタライズ層と硬ろう付けすることによ
り連結されている。このセラミック体７にはゲートリー
ド５が貫通するほか、内部に低誘導コンデンサ８．無誘
導抵抗９．ダイオードｌＯが埋め込まれ、コンデンサ８
が同様に埋め込まれた銅バー１１により一方は並列接続
の抵抗９．ダイオード１０を介してカソード接続電極体
３に、他方はアノード接、続電極体４に接続されている
。抵抗９の表面の一部はセラミック体７より露出し、電
気的に完全に絶縁した状態で冷却フィン１２が取り付け
られており、発熱による温度上昇が防止される。このよ
うな構造のＧＴＯ°サイリスタでは、セラミック体７に
埋め込まれた低誘導コンデンサ８゜無誘導抵抗９．ダイ
オード１ｏからなるスナバ回路とサイリスクエレメント
１の間に生ずる浮遊インダクタンスを０．２μＨ以下と
することができた。 第２図は室温での可制御電流とターンオフ時に発生する
スパイク電圧の関係をスナバ回路の浮遊インダクタンス
をパラメータとして示し、本発明によるＧＴＯサイリス
タにおいて得られる０、２μＨの浮遊インダクタンスの
場合、従来の技術によって達成できた０、４μＨ〜０．
５μ「の浮遊インダクタンスの場合に比して可制御電流
を１．５倍に増大させることができる。
レメントｌは突出した多数のＮエミツタ層２１および反
対側の全面のＰエミッタ層にそれぞれモリブデン板２を
介して冷却フィンを備えた接続電極体３．４が接触して
いる。上部のカソード接続電極体３に絶縁されて貫通す
るゲートリード５の先端はエレメント１の上面中央部に
皿ばね６により加圧接触している０両接続電極体３．４
は環状セラミック体７により取り囲まれ、例えばセラミ
ック体７の表面メタライズ層と硬ろう付けすることによ
り連結されている。このセラミック体７にはゲートリー
ド５が貫通するほか、内部に低誘導コンデンサ８．無誘
導抵抗９．ダイオードｌＯが埋め込まれ、コンデンサ８
が同様に埋め込まれた銅バー１１により一方は並列接続
の抵抗９．ダイオード１０を介してカソード接続電極体
３に、他方はアノード接、続電極体４に接続されている
。抵抗９の表面の一部はセラミック体７より露出し、電
気的に完全に絶縁した状態で冷却フィン１２が取り付け
られており、発熱による温度上昇が防止される。このよ
うな構造のＧＴＯ°サイリスタでは、セラミック体７に
埋め込まれた低誘導コンデンサ８゜無誘導抵抗９．ダイ
オード１ｏからなるスナバ回路とサイリスクエレメント
１の間に生ずる浮遊インダクタンスを０．２μＨ以下と
することができた。 第２図は室温での可制御電流とターンオフ時に発生する
スパイク電圧の関係をスナバ回路の浮遊インダクタンス
をパラメータとして示し、本発明によるＧＴＯサイリス
タにおいて得られる０、２μＨの浮遊インダクタンスの
場合、従来の技術によって達成できた０、４μＨ〜０．
５μ「の浮遊インダクタンスの場合に比して可制御電流
を１．５倍に増大させることができる。
本発明はＧＴＯサイリスタの容器の絶縁セラミック体中
にスナバ回路を埋め込んだもので、これによりスナバ回
路とエレメント間の浮遊インダクタンスを低減すること
ができ、ターンオフ時のスパイク電圧の低下により可ｆ
ｉｌｌ１１１電流を１．５倍に増大できるほか、低温で
のスパイク電圧の上昇を補償することにより低温でのＧ
ＴＯサイリスタの使用範囲を拡大した。またエレメント
とスナバ回路との一体化に“より保護回路を含めたＧＴ
Ｏサイ゛リスタの総占有空間体積が従来にくらべて約５
０％となり、非常にコンパクトで信親性の高いＧＴＯサ
イリスタを得ることができた。
にスナバ回路を埋め込んだもので、これによりスナバ回
路とエレメント間の浮遊インダクタンスを低減すること
ができ、ターンオフ時のスパイク電圧の低下により可ｆ
ｉｌｌ１１１電流を１．５倍に増大できるほか、低温で
のスパイク電圧の上昇を補償することにより低温でのＧ
ＴＯサイリスタの使用範囲を拡大した。またエレメント
とスナバ回路との一体化に“より保護回路を含めたＧＴ
Ｏサイ゛リスタの総占有空間体積が従来にくらべて約５
０％となり、非常にコンパクトで信親性の高いＧＴＯサ
イリスタを得ることができた。
第１図は本発明の一実施例の断面図、第２図はスナバ回
路の浮遊インダクタンスをパラメータとしたスパイク電
圧対可制御電流の関係線図である。 １＋ＧＴｏサイリスクエレメント、２：モリブデン板、
３．４：接続電極体、５：ゲートリード、７：セラミッ
ク体、８：低誘導コンデンサ、９：無誘導抵抗、１０：
ダイオード、１１：銅バー。
路の浮遊インダクタンスをパラメータとしたスパイク電
圧対可制御電流の関係線図である。 １＋ＧＴｏサイリスクエレメント、２：モリブデン板、
３．４：接続電極体、５：ゲートリード、７：セラミッ
ク体、８：低誘導コンデンサ、９：無誘導抵抗、１０：
ダイオード、１１：銅バー。
Claims (1)
- １）サイリスタエレメントの両主電極にそれぞれ接触す
る接続電極体を連結する環状セラミック体内部にスナバ
回路を構成するコンデンサ、抵抗、整流素子が埋設され
、同様に埋設された導体により接続電極体と接続された
ことを特徴とするゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11564285A JPS61274363A (ja) | 1985-05-29 | 1985-05-29 | ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11564285A JPS61274363A (ja) | 1985-05-29 | 1985-05-29 | ゲ−トタ−ンオフサイリスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61274363A true JPS61274363A (ja) | 1986-12-04 |
Family
ID=14667692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11564285A Pending JPS61274363A (ja) | 1985-05-29 | 1985-05-29 | ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274363A (ja) |
-
1985
- 1985-05-29 JP JP11564285A patent/JPS61274363A/ja active Pending
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