JPS6127784B2 - - Google Patents
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- Publication number
- JPS6127784B2 JPS6127784B2 JP14815482A JP14815482A JPS6127784B2 JP S6127784 B2 JPS6127784 B2 JP S6127784B2 JP 14815482 A JP14815482 A JP 14815482A JP 14815482 A JP14815482 A JP 14815482A JP S6127784 B2 JPS6127784 B2 JP S6127784B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- interface
- microinstruction
- address
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30105—Register structure
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はインタフエース制御方式、特に外部の
装置とのインタフエースに用いられるインタフエ
ースレジスタのアウト・レジスタとイン・レジス
タとを同一レジスタとし、共通のアドレスでアク
セスできるようにして、単一のマイクロ命令によ
り、上記インタフエースレジスタに対するライト
およびリードのコントロールを行い、マイクロ命
令数の削減を可能にしたインタフエース制御方式
に関するものである。
装置とのインタフエースに用いられるインタフエ
ースレジスタのアウト・レジスタとイン・レジス
タとを同一レジスタとし、共通のアドレスでアク
セスできるようにして、単一のマイクロ命令によ
り、上記インタフエースレジスタに対するライト
およびリードのコントロールを行い、マイクロ命
令数の削減を可能にしたインタフエース制御方式
に関するものである。
(2) 従来技術と問題点
一般に、データ処理システム等におけるある装
置と他の装置とのインターフエースにおいては、
一方の装置が他方の装置に対して送信号を送出
し、それに対する応答信号を検出する制御が行わ
れる。例えば、マイクロプログラムによつて上記
インタフエース制御を行う装置では、所定のアド
レスをもつインタフエースレジスタにライトする
ことによつて送信号を送出し、他のインタフエー
スレジスタをリードすることにより、応答信号の
着信を確認する。
置と他の装置とのインターフエースにおいては、
一方の装置が他方の装置に対して送信号を送出
し、それに対する応答信号を検出する制御が行わ
れる。例えば、マイクロプログラムによつて上記
インタフエース制御を行う装置では、所定のアド
レスをもつインタフエースレジスタにライトする
ことによつて送信号を送出し、他のインタフエー
スレジスタをリードすることにより、応答信号の
着信を確認する。
第１図は従来方式の例の説明図、第２図は従来
方式におけるマイクロ命令による処理説明図を示
す。
方式におけるマイクロ命令による処理説明図を示
す。
処理装置１は、制御メモリ４に格納されたマイ
クロ命令を実行し、例えば他の装置３とのデータ
転送を行う装置である。データの転送はデータ・
バス９を介して行われ、制御ライン８―１および
８―２の制御信号に基づいて転送が処理される。
このインタフエース制御はインタフエース部２が
有するライトＷインタフエースレジスタ５および
リードＲインタフエースレジスタ６を通して行わ
れる。装置によつては、レジスタ５はコントロー
ル・レジスタと呼ばれ、レジスタ６はステータ
ス・レジスタと呼ばれることもある。これらのレ
ジスタ５および６はそれぞれ独立しているので、
従来、例えばレジスタ５はｎ番地、レジスタ６は
ｍ番地というように異なる外部レジスタアドレス
が与えられていた。そのため、以下に説明するよ
うに必然的にマイクロ命令のスタテイツク・ステ
ツプ数の増加を招いていた。
クロ命令を実行し、例えば他の装置３とのデータ
転送を行う装置である。データの転送はデータ・
バス９を介して行われ、制御ライン８―１および
８―２の制御信号に基づいて転送が処理される。
このインタフエース制御はインタフエース部２が
有するライトＷインタフエースレジスタ５および
リードＲインタフエースレジスタ６を通して行わ
れる。装置によつては、レジスタ５はコントロー
ル・レジスタと呼ばれ、レジスタ６はステータ
ス・レジスタと呼ばれることもある。これらのレ
ジスタ５および６はそれぞれ独立しているので、
従来、例えばレジスタ５はｎ番地、レジスタ６は
ｍ番地というように異なる外部レジスタアドレス
が与えられていた。そのため、以下に説明するよ
うに必然的にマイクロ命令のスタテイツク・ステ
ツプ数の増加を招いていた。
第２図において、１０―１ないし１０―４は制
御メモリ４に格納されたインタフエース制御のた
めのマイクロ命令による処理を表わし、特に処理
１０―１，処理１０―２，処理１０―３は、それ
ぞれ１マイクロ命令に対応している。
御メモリ４に格納されたインタフエース制御のた
めのマイクロ命令による処理を表わし、特に処理
１０―１，処理１０―２，処理１０―３は、それ
ぞれ１マイクロ命令に対応している。
処理装置１が、例えば他の装置３にデータ転送
を行う場合には、まず処理１０―１によつて、ｎ
番地を指定し、インタフエースレジスタ５にライ
トするマイクロ命令を実行し、送信号をオンにす
る。次に、処理１０―２によつて、ｍ番地を指定
し、インタフエースレジスタ６をリードするマイ
クロ命令を実行して、送信号に対する応答信号ま
たは他の要求信号を、内部レジスタ（図示省略）
に読込む。処理１０―３によつて、この読込んだ
内容をチエツクし、応答信号または他の要求信号
が着信しているかどうかを調べる。着信していな
ければ、処理１０―２へ制御を戻し、着信するま
で処理１０―２および処理１０―３のマイクロ命
令を繰返し実行する。応答または他の要求信号が
検出されたならば、処理１０―４によつて、例え
ばデータ・レジスタ７に転送データを書出す等の
処理を実行する。
を行う場合には、まず処理１０―１によつて、ｎ
番地を指定し、インタフエースレジスタ５にライ
トするマイクロ命令を実行し、送信号をオンにす
る。次に、処理１０―２によつて、ｍ番地を指定
し、インタフエースレジスタ６をリードするマイ
クロ命令を実行して、送信号に対する応答信号ま
たは他の要求信号を、内部レジスタ（図示省略）
に読込む。処理１０―３によつて、この読込んだ
内容をチエツクし、応答信号または他の要求信号
が着信しているかどうかを調べる。着信していな
ければ、処理１０―２へ制御を戻し、着信するま
で処理１０―２および処理１０―３のマイクロ命
令を繰返し実行する。応答または他の要求信号が
検出されたならば、処理１０―４によつて、例え
ばデータ・レジスタ７に転送データを書出す等の
処理を実行する。
上記従来の方式によれば、レジスタ５のアドレ
スとレジスタ６のアドレスとは異なるため、処理
１０―１のマイクロ命令と処理１０―２のマイク
ロ命令とを別々に設けなければならない。しかし
ながら、第２図図示の如き処理を行う箇所は１つ
の処理装置内に数多く存在するので、制御メモリ
内においてそのマイクロ命令の占める領域の大き
さは、無視できないものとなつている。
スとレジスタ６のアドレスとは異なるため、処理
１０―１のマイクロ命令と処理１０―２のマイク
ロ命令とを別々に設けなければならない。しかし
ながら、第２図図示の如き処理を行う箇所は１つ
の処理装置内に数多く存在するので、制御メモリ
内においてそのマイクロ命令の占める領域の大き
さは、無視できないものとなつている。
(3) 発明の目的と構成
本発明は上記問題点の解決を図り、単一のマイ
クロ命令によつて、従来２つのマイクロ命令を必
要としていた処理を実行できるようにし、制御メ
モリの節減を可能とすることを目的としている。
そのため、本発明のインタフエース制御方式は、
水平型のマイクロ命令を実行することにより、他
装置との制御信号の送受信も行う装置において、 出力制御信号が設定されるライト・レジスタお
よび入力制御信号が設定されるリード・レジスタ
を共通のアドレスでアクセスされる同一ワード内
に有するインタフエースレジスタと、 該インタフエースレジスタに個別に接続される
ライトデータバスおよびリードデータバスと、 単一の水平型マイクロ命令により、上記ライト
データバスおよび上記リードデータバスを介し
て、上記インタフエースレジスタに対する上記出
力制御信号および上記入力制御信号のライトおよ
びリードを同時に処理する手段とを備えたことを
特徴としている。以下実施例に従つて図面を参照
しつつ説明する。
クロ命令によつて、従来２つのマイクロ命令を必
要としていた処理を実行できるようにし、制御メ
モリの節減を可能とすることを目的としている。
そのため、本発明のインタフエース制御方式は、
水平型のマイクロ命令を実行することにより、他
装置との制御信号の送受信も行う装置において、 出力制御信号が設定されるライト・レジスタお
よび入力制御信号が設定されるリード・レジスタ
を共通のアドレスでアクセスされる同一ワード内
に有するインタフエースレジスタと、 該インタフエースレジスタに個別に接続される
ライトデータバスおよびリードデータバスと、 単一の水平型マイクロ命令により、上記ライト
データバスおよび上記リードデータバスを介し
て、上記インタフエースレジスタに対する上記出
力制御信号および上記入力制御信号のライトおよ
びリードを同時に処理する手段とを備えたことを
特徴としている。以下実施例に従つて図面を参照
しつつ説明する。
(4) 発明の実施例
第３図は本発明の一実施例構成、第４図は本発
明に係るマイクロ命令の例を示す。
明に係るマイクロ命令の例を示す。
図中、符号２および４は第１図に対応する。２
０はＡレジスタ、２１はＢレジスタ、２２はＣレ
ジスタであつて、それぞれ内部レジスタである。
また、２３は演算回路、２４はインタフエースレ
ジスタ、２５はライト・レジスタ、２６はリー
ド・レジスタ、２７はマイクロ命令レジスタ、２
８は順序制御回路、２９は制御メモリアドレスレ
ジスタを表わす。
０はＡレジスタ、２１はＢレジスタ、２２はＣレ
ジスタであつて、それぞれ内部レジスタである。
また、２３は演算回路、２４はインタフエースレ
ジスタ、２５はライト・レジスタ、２６はリー
ド・レジスタ、２７はマイクロ命令レジスタ、２
８は順序制御回路、２９は制御メモリアドレスレ
ジスタを表わす。
本発明においては、出力制御信号すなわち他の
装置への送信号等が設定されるライト・レジスタ
２５と、入力制御信号すなわち他の装置からの応
答信号や要求信号が設定されるリード・レジスタ
２６とが、同一ワード内に設けられる。換言すれ
ば、ライト・レジスタ２５とリードレジスタ２６
とは、共通のインタフエースレジスタ２４内にあ
り、共通の外部レジスタアドレス、例えばｎ番地
の指定によりアクセス可能とされる。
装置への送信号等が設定されるライト・レジスタ
２５と、入力制御信号すなわち他の装置からの応
答信号や要求信号が設定されるリード・レジスタ
２６とが、同一ワード内に設けられる。換言すれ
ば、ライト・レジスタ２５とリードレジスタ２６
とは、共通のインタフエースレジスタ２４内にあ
り、共通の外部レジスタアドレス、例えばｎ番地
の指定によりアクセス可能とされる。
制御メモリアドレスレジスタ２９は、制御メモ
リ４内のアドレスを指示するレジスタである。マ
イクロ命令のフエツチ・シーケンスに、制御メモ
リアドレスレジスタ２９の示すアドレスにあるマ
イクロ命令が読出されて、マイクロ命令レジスタ
２７に格納される。マイクロ命令は、例えば第４
図図示の如き制御フイールドを有する水平型のマ
イクロ命令であり、演算回路２３や内部レジスタ
２０，２１，２２に対する入出力等のゲート制御
を直接的に行う。また、マイクロ命令内で指定さ
れたアドレス情報や各種分岐条件に関する情報
が、順序制御回路２８に入力され、順序制御回路
２８は、次に実行されるべきマイクロ命令のアド
レスを決定して、新たにそのアドレスを制御メモ
リアドレスレジスタ２９にセツトする。こうし
て、制御メモリ４に予め格納されたマイクロ命令
の実行が繰返される。
リ４内のアドレスを指示するレジスタである。マ
イクロ命令のフエツチ・シーケンスに、制御メモ
リアドレスレジスタ２９の示すアドレスにあるマ
イクロ命令が読出されて、マイクロ命令レジスタ
２７に格納される。マイクロ命令は、例えば第４
図図示の如き制御フイールドを有する水平型のマ
イクロ命令であり、演算回路２３や内部レジスタ
２０，２１，２２に対する入出力等のゲート制御
を直接的に行う。また、マイクロ命令内で指定さ
れたアドレス情報や各種分岐条件に関する情報
が、順序制御回路２８に入力され、順序制御回路
２８は、次に実行されるべきマイクロ命令のアド
レスを決定して、新たにそのアドレスを制御メモ
リアドレスレジスタ２９にセツトする。こうし
て、制御メモリ４に予め格納されたマイクロ命令
の実行が繰返される。
第２図で説明した従来の他の装置とのインタフ
エース制御の処理は、第３図図示制御メモリ４内
に示した処理の如く簡潔化される。すなわち、第
２図に示した２つのマイクロ命令による従来の処
理１０―１および１０―２は、本発明において
は、第３図図示処理１０―５の如く、単一のマイ
クロ命令によつて処理される。他の装置に送信号
を送出し、その応答を確認する場合には、処理１
０―５によつて、インタフエースレジスタ２４の
アドレスを指定し、ライト・レジスタ２５に送信
号を設定するとともに、リード・レジスタ２６の
内容を内部レジスタに読込む。そして応答信号ま
たは他の要求信号が処理１０―３によつて検出さ
れるまで、処理１―５と処理１０―３とを繰返
す。一般に、１マイクロ命令サイクルで送信号に
対する応答信号が返ることは少ないので、要求信
号の検出以外についての処理の高速化は期待でき
ないが、スタテイツクなマイクロ命令数の減少に
より、制御メモリ４の節減が可能となる。
エース制御の処理は、第３図図示制御メモリ４内
に示した処理の如く簡潔化される。すなわち、第
２図に示した２つのマイクロ命令による従来の処
理１０―１および１０―２は、本発明において
は、第３図図示処理１０―５の如く、単一のマイ
クロ命令によつて処理される。他の装置に送信号
を送出し、その応答を確認する場合には、処理１
０―５によつて、インタフエースレジスタ２４の
アドレスを指定し、ライト・レジスタ２５に送信
号を設定するとともに、リード・レジスタ２６の
内容を内部レジスタに読込む。そして応答信号ま
たは他の要求信号が処理１０―３によつて検出さ
れるまで、処理１―５と処理１０―３とを繰返
す。一般に、１マイクロ命令サイクルで送信号に
対する応答信号が返ることは少ないので、要求信
号の検出以外についての処理の高速化は期待でき
ないが、スタテイツクなマイクロ命令数の減少に
より、制御メモリ４の節減が可能となる。
処理１０―５を実行するマイクロ命令は、例え
ば第４図図示の如き内容をもつ。第４図におい
て、AIフイールドは、Ａレジスタ２０への入力
制御を示し、図示省略したゲートの制御により、
インタフエース部２にある外部レジスタの内容
が、当該マイクロ命令の実行によつて、Ａレジス
タ２０にとり込まれる。外部レジスタのアドレス
は、EXTADフイールドで与えられる。本実施例
では、ｎ番地である。BIフイールドおよびCIフ
イールドは、それぞれＢレジスタ２１およびＣレ
ジスタ２２への入力制御を示す。該マイクロ命令
はノー・オペレーシヨン（NOP）であるので、
Ｂレジスタ２１およびＣレジスタ２２の内容は変
更されない。DESTフイールドは、演算回路２３
の出力先を示す。Ａレジスタ２０の入力先と同
じ、ｎ番地の外部レジスタ、すなわちインタフエ
ースレジスタ２４である。ALUフイールドは演
算回路２３の制御内容を示し、加算（ADD）で
ある。加算の対象は、ALUX，ALUY，ALUZフ
イールドで示されるが、ALUYフイールドの指定
により、ゲートＹだけが開かれるので、Ｂレジス
タ２１の内容が、そのまま演算回路２３の出力と
なる。従つて、予めＢレジスタ２１に送信号のビ
ツトまたはパターンをセツトしておけば、その内
容がライト・レジスタ２５にセツトされることと
なる。なお、ライト・レジスタ２５およびリー
ド・レジスタ２６の大きさは、例えばそれぞれ１
バイトであり、内部レジスタ２０，２１，２２は
８バイトの大きさを持つが、上記データの入出力
にあたつては、マスク制御が行われ、必要な部分
だけが選択的に処理される。このマスク制御につ
いては、周知の技術であるので詳細な説明は省略
する。従来方式によれば、AIフイールドで指定
される外部レジスタのアドレスと、DESTフイー
ルドで指定される外部レジスタのアドレスとが、
異なるため、どうしても２以上のマイクロ命令を
必要としたが、本発明によれば、ライト・レジス
タ２５へのライトと、リード・レジスタ２６から
のリードを第４図に図示した単一のマイクロ命令
で実行できることとなる。
ば第４図図示の如き内容をもつ。第４図におい
て、AIフイールドは、Ａレジスタ２０への入力
制御を示し、図示省略したゲートの制御により、
インタフエース部２にある外部レジスタの内容
が、当該マイクロ命令の実行によつて、Ａレジス
タ２０にとり込まれる。外部レジスタのアドレス
は、EXTADフイールドで与えられる。本実施例
では、ｎ番地である。BIフイールドおよびCIフ
イールドは、それぞれＢレジスタ２１およびＣレ
ジスタ２２への入力制御を示す。該マイクロ命令
はノー・オペレーシヨン（NOP）であるので、
Ｂレジスタ２１およびＣレジスタ２２の内容は変
更されない。DESTフイールドは、演算回路２３
の出力先を示す。Ａレジスタ２０の入力先と同
じ、ｎ番地の外部レジスタ、すなわちインタフエ
ースレジスタ２４である。ALUフイールドは演
算回路２３の制御内容を示し、加算（ADD）で
ある。加算の対象は、ALUX，ALUY，ALUZフ
イールドで示されるが、ALUYフイールドの指定
により、ゲートＹだけが開かれるので、Ｂレジス
タ２１の内容が、そのまま演算回路２３の出力と
なる。従つて、予めＢレジスタ２１に送信号のビ
ツトまたはパターンをセツトしておけば、その内
容がライト・レジスタ２５にセツトされることと
なる。なお、ライト・レジスタ２５およびリー
ド・レジスタ２６の大きさは、例えばそれぞれ１
バイトであり、内部レジスタ２０，２１，２２は
８バイトの大きさを持つが、上記データの入出力
にあたつては、マスク制御が行われ、必要な部分
だけが選択的に処理される。このマスク制御につ
いては、周知の技術であるので詳細な説明は省略
する。従来方式によれば、AIフイールドで指定
される外部レジスタのアドレスと、DESTフイー
ルドで指定される外部レジスタのアドレスとが、
異なるため、どうしても２以上のマイクロ命令を
必要としたが、本発明によれば、ライト・レジス
タ２５へのライトと、リード・レジスタ２６から
のリードを第４図に図示した単一のマイクロ命令
で実行できることとなる。
(5) 発明の効果
以上説明した如く本発明によれば、マイクロ命
令のステツプ数の削減が可能となり、制御メモリ
を節減することができる。特に、本発明は、水平
型マイクロ命令を用いているので、ライト／リー
ドを同時に行う場合に、新しい形式の水平型マイ
クロ命令を新たに開発する必要はなく、命令の実
行機構について従来のものを、そのまま利用する
ことができるという効果もある。
令のステツプ数の削減が可能となり、制御メモリ
を節減することができる。特に、本発明は、水平
型マイクロ命令を用いているので、ライト／リー
ドを同時に行う場合に、新しい形式の水平型マイ
クロ命令を新たに開発する必要はなく、命令の実
行機構について従来のものを、そのまま利用する
ことができるという効果もある。
第１図は従来方式の例の説明図、第２図は従来
方式におけるマイクロ命令による処理説明図、第
３図は本発明の一実施例構成、第４図は本発明に
係るマイクロ命令の例を示す。 図中、２はインタフエース部、４は制御メモ
リ、２３は演算回路、２４はインタフエースレジ
スタ、２５はライト・レジスタ、２６はリード・
レジスタ、２７はマイクロ命令レジスタ、２９は
制御メモリアドレスレジスタを表わす。
方式におけるマイクロ命令による処理説明図、第
３図は本発明の一実施例構成、第４図は本発明に
係るマイクロ命令の例を示す。 図中、２はインタフエース部、４は制御メモ
リ、２３は演算回路、２４はインタフエースレジ
スタ、２５はライト・レジスタ、２６はリード・
レジスタ、２７はマイクロ命令レジスタ、２９は
制御メモリアドレスレジスタを表わす。
Claims (1)
- 【特許請求の範囲】 １ 水平型のマイクロ命令を実行することによ
り、他装置との制御信号の送受信を行う装置にお
いて、 出力制御信号が設定されるライト・レジスタお
よび入力制御信号が設定されるリード・レジスタ
を共通のアドレスでアクセスされる同一ワード内
に有するインタフエースレジスタと、 該インタフエースレジスタに個別に接続される
ライトデータバスおよびリードデータバスと、 単一の水平型マイクロ命令により、上記ライト
データバスおよび上記リードデータバスを介し
て、上記インタフエースレジスタに対する上記出
力制御信号および上記入力制御信号のライトおよ
びリードを同時に処理する手段とを備えたことを
特徴とするインタフエース制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14815482A JPS5936838A (ja) | 1982-08-26 | 1982-08-26 | インタフエ−ス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14815482A JPS5936838A (ja) | 1982-08-26 | 1982-08-26 | インタフエ−ス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5936838A JPS5936838A (ja) | 1984-02-29 |
| JPS6127784B2 true JPS6127784B2 (ja) | 1986-06-27 |
Family
ID=15446463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14815482A Granted JPS5936838A (ja) | 1982-08-26 | 1982-08-26 | インタフエ−ス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151365U (ja) * | 1986-03-14 | 1987-09-25 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2001259655A1 (en) * | 2000-05-08 | 2001-11-20 | Crossroads Systems, Inc. | Hardware method to reduce cpu code latency |
-
1982
- 1982-08-26 JP JP14815482A patent/JPS5936838A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151365U (ja) * | 1986-03-14 | 1987-09-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5936838A (ja) | 1984-02-29 |
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