JPS61278207A - スクランブル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ通信またはデータの記録、再生回路に
使われるスクランブル回路に関し、特にデータを１ビツ
トの並列データで扱うスクランブル回路に関する。

〔従来の技術〕

従来この種のスクランブル回路は、第３図に示すように
、所定周期で所定パターンのデジタル信号を発生する基
準デジタル信号Ｍ−系列発生回路１と、データ入力端子
５から並列に入力される入力データをデータロード信号
入力端チェ１からのデータロード信号で受は入れたシフ
トクロツタ入力端子８からのシフトクロックで直列デー
タに変換する並列−直列変換回路１ｏと、Ｍ系列発生回
路１からの信号と並列−直列変換回路１０からの直列デ
ータとの排他的論理和をとる排他的ＯＲ回路１３と、他
他的ＯＲ回路１３からの信号を順次受けるシフトレジス
タ１２と、シフトレジスタ１２に所定数入力された信号
をワードクロック入力端子９からのワードクロックで並
列に受ける３ビツトのラッチ回路１４と、ラッチ回路１
４から並列に出力データを取り、出すデータ出方端子６
とから構成されている。Ｍ−系列発生回路１は例えば３
つのＤ−７１７、プフロップ２１，２２．２３を有し、
プリセット入力端子７からの入力信号でプリセットされ
る。Ｄ−フリップ・フロップ２１の出力はＤ−フリップ
・フロップ２２に入力され、Ｄ−フリ、プ・フロップ２
２の出力はＤ−フリップ・フロップ２３に入力され、Ｄ
−プリップ・フロップ２３の出力はＤ−フリップ・フロ
ップ２１の出力との排他的論理和を排他的ＯＲ回路３で
取った後Ｄ−フリップ・フロップ２１に入力される。

かかる構成により、Ｄ−フリップ・フロップ２１゜２２
．２３はシフトクロック入力端子８からのシフトクロッ
クに応じて１！４図（１）から（力の順に示すように変
化し、排他的ＯＲ回路１３には第４図のＦ／Ｆ２３　　
に示した出力が７ビツトを１周期として加えられる。こ
のＦ／Ｆ　２３　　の各ビットの信号が排他的ＯＲ回路
１３で排他的論理和を取ることによりスクランブル又は
デスクランブルが行なわれ、シフトレジスタ１２で並列
出力に直されて出力端子６から出力信号として取り出さ
れる。

〔発明が解決しようとする問題点〕

かかる従来のスクランブル回路では直列データに対して
しかスクランブル又はデスクンプルを行なえないため、
入力データがｎビットの並列信号の場合には、これを並
列−直列変換回路１０を使って直列データに変換した後
に排他的論理和回路１３でスクランブル又はデスクラン
ブルした後、シフトレジスタ１２とラッチ回路１４で直
列−並列変換しなければならない。このような並列−直
列変換というスクランブル、ディスクランブルには直接
関係のない機能が必要であり、また、この付加的機能の
ためにデータロード信号入力端子１１にデータロード信
号を供給しなければならないという欠点があった。

このように、従来のスクランブル回路は回路構成が複雑
になり、さらに動作のための信号数も増え正常動作のた
めの制御も微妙なものが要求される欠点があった。

〔問題点を肩決するための手段〕

本発明のスクランブル回路は、所定パターンで所定周期
の複数の基準デジタル信号を発生する基準デジタル信号
発生回路と、入力データを並列に受ける入力回路と、入
力回路に受けた各入力データと複数の基準デジタル信号
の対応するものとの排他的論理和をとる複数の排他的Ｏ
Ｒ回路と、複数の排他的ＯＲ回路からの各出力を並列に
出力回路とを有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例である。基準デジタル信号発
生回路１は従来例同様プリセット信号入力端子７からの
入力信号でプリセットされるＤ　−フリップ・フロップ
２１，２２．２３を有し、Ｄ−フリップ・フロップ２１
と２３との排他的論理和を排他的ＯＲ回路３でとってＤ
−フリップ・フロップ２１の入力に帰還している。各Ｄ
−フリップ・フロップ２１，２２．２３の出力に取り出
されてそれぞれ排他的ＯＲ回路３１，３２，３３ｉＣ加
えられている。データ入力端子５に入力された並列デー
タ信号はラッチ回路４１にワードクロツタ入力端子９に
加わるワードクロック信号に応じてラッチされた後並列
に出力されてそれぞれ対応する排他的ＯＲ回路３１，３
２．３３に加えられる。各排他的０几回路３１，３２，
３３は基準デジタル信号発生回路１からの各基準デジタ
ル信号と入力データとを並列に排他的論理和をとった後
ラッチ回路４２にワードクロツタ入力端子９からのワー
ドクロック信号に応じてラッチし、出力端子６から並列
に取り出される。

基準デジタル信号発生回路１を構成する３個のＤ−フリ
ップ・フロップ２１，２２．２３の内容は、プリセット
信号入力端子７からのプリセット信号によってすべて“
１”になり、この後シフトクロック入力端子８からのシ
フトクロックの立下りで第４図に示すように内容が変化
していく。この時、各Ｄ−フリップ・フロップ２１，２
２゜２３の出力から基準デジタル信号が増り出される。

基準デジタル信号の周期は使用するＤ−フリップ−フロ
ップ２１，２２．２３の数をｎとすると２ｎ−１となり
、３個の場合は２”　−１＝７となる。

本実施例では、各Ｄ−フリップ・フロップ２１゜２２．
２３の出力を基準ディジタル信号としており、これら基
準ディジタル信号は位相は異なっているが同じパターン
をしていることが解る。従ってｇ２図に示すタイミング
チャートのように、シフトクロック入力端子８から°の
シフトクロックの３倍のワードクロックによって入力デ
ータを受けて同じワードクロックで入力データと各Ｄ−
フリップフロップ２１，２２．２３からの基準デジタル
信号とを排他的ＯＲ回路３１，３２．３３でスクランブ
ル又はデスクランブルし、その出力をラッチ回路４２で
ラッチすればデータ出力端子６にはスクランブル又はデ
スクランブルされた並列データが得られる。データ入力
端子５に入力されるデータが同じ基準デジタル信号で既
にスクランブルされているものであればデータ出力端子
６にはデスクランブルされたデータが得られる。

本発明は実施例の３ビツトのものに限らず任意のｉビッ
トのデータに対して応用が可能である。

また、従来のスクランブル回路では、第３図に示すよう
に、スクランブル動作部の前後に並列−直列変換回路１
０及びシフトレジスタ１２と３ビツトのラッチ回路１４
等で構成される直列−並列変換回路とが必要であったの
に対し、本発明による回路では、かかる変換回路は必要
でなく入出力端子５，６に接続される回路が同じワード
クロックに同期して並列データを処理している場合は、
ラッチ回路４１．４２も省略できる。

〔発明の効果〕

以上説明したように、本発明によれば、並列データに対
するスクランブルまたはデスクランブルを、並列データ
のままで行なえるため、従来のような並列−直列変換回
路や直列−並列変換回路が不要であり、またそのための
特別な信号も不要になるので従来より小さな規模でスク
ランブル回路が簡単に構成でき、タイミングの設計も容
易となる。

【図面の簡単な説明】

第１図は本発明の一実施例によるスクランブル回路のブ
ロック図であり、第２図は第１図の回路の動作を示した
タイミングチャートである。また第３図は従来技術によ
るスクランブル回路のブロック図であり、第４図は基準
ディジタル信号発生回路の動作衣である。 １・・・・・・基準ディジタル信号発生回路、２１，２
２゜２３・・・・・・Ｄ−フリップフロップ、３．１３
．３１゜３２．３３・・・・・・排他的ＯＲ，回路、１
４　、４１　、４２゜ラッチ回路、５・・・・・・デー
ター入力端子、６・・・・・・データ出力端子、７・・
・・・・プリセット入力端子、８・・・・・・シフトク
ロック入力端子、９・・・・・・ワードクロック入力端
子、１０・・・・・・並列−直列変換回路、１１・・・
・・・データーロード信号入力端子、１２・・・・・・
シフトレジスター。

Claims (1)

【特許請求の範囲】
1. 所定パターンで所定周期の複数の基準ディジタル信号を
   発生する基準ディジタル信号発生回路と、入力信号を並
   列に受ける入力回路と、前記並列に入力された入力信号
   のそれぞれを前記基準ディジタル信号の対応するものと
   所定の論理処理を行う複数の論理回路と、前記複数の論
   理回路からの出力を並列に取り出す出力回路とを有する
   ことを特徴とするスクランブル回路。