JPS61280200A

JPS61280200A - 時分割交換機

Info

Publication number: JPS61280200A
Application number: JP12222485A
Authority: JP
Inventors: Hiroshi Shimizu; 洋清水
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-06-05
Filing date: 1985-06-05
Publication date: 1986-12-10
Anticipated expiration: 2011-09-18
Also published as: JP2535812B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の関連分野）本発明はスター状に敷設された線路を介し、複数の端末
を収容する時分割交換機に関する。

（従来技術及びその問題点）ディジタル技術の発展・普及に伴ない、従来、音声中心
であった交換サービスは音声・データの統合サービスへ
と拡大しており、とりわけ構内用においてはそれが顕著
である。かかるディジタル交換機として、例えば米国特
許番号４２５３１７９号記載の［タイムディビイジョン
スイッチングシステム（Ｔｉｍｅ　ｄｉｖｉｓｉｏｎ　
ｄｉｇｉｔａｌ　ｓｗｉｔｃｈｉｎｇ　ｓｙｓｔｅｍ月
がある。

この交換機のブロック図を第９図に示す。この交換機は
、交換制御装置１０．交換網２．中央制御装置３よりな
り、端末４１．５１．６１はそれぞれインタフェイス回
路４．５．６を介し交換網２に収容されている。交換制
御装置１０は、一定周期で動作するカウンタ１９、カウ
ンタ１９の出力にもとすき送信者アドレス１１１及び受
信者アドレス１２１を出力する制御メモリ２２及びタイ
ムスロット供給回路１３とから構成されている。中央制
御装置３は制御線４３．５３．６３を介し、インタフェ
イス回路４．５．６からの回線設定要求及び相手端末番
号を知るとこれにもとづき、送信者アドレスと受信者ア
ドレスを対にして制御メモリ２２に書きこむ。このアド
レス対はカウンタ１９の動作により周期的に制御メモリ
２２より読みだされ、送信者アドレス１１１．受信者ア
ドレス１２１としてタイムスロット供給回路１３を介し
交換網２に供給される。この制御により、インタフェイ
ス回路間には一定容量の回線（一般には６４　Ｋｂｐｓ
の回線）が設定される。

この回線は、インタフェイス回路から回線の解放要求が
中央制御装置３に行なわれるまで保持される。この制御
を回線交換制御というが、この交換方式には次の様な問
題点がある。回線が設定されている間は交換網２の容量
の一部を占有しつづけるので、音声のように連続的に通
信が行なわれる場合は回線の使用効率は良いが、データ
のようにバースト的（間欠的）に通信が行なわれる場合
使用効率が良【ないという欠点がある。更に、一定容量
の回線（多くの場合６４　Ｋｂｐｓの回線）しか割り当
てられないので、高速・大容量の通信サービスには適さ
ないという問題点がある。

（発明の目的）本発明の目的は、音声のような即時系の通信とデータの
ような待時系の通信を効率良く収容すると共に、高速・
大容量の通信サービスを簡易に提供する時分割交換機を
実現することにある。

（発明の構成）本発明による時分交換機は、端末に対応して設けられた
複数のインタフェイス回路と、これらインタフェイス回
路相互を接続する交換網と交換制御装置とを有する時分
割交換機であって、前記複数のインタフェイス回路各々
からの送信要求を入力し送信要求を行なったインタフェ
イス回路のうちの１つを特定する発信者特定回路と、一
定周期で初期化されると共に前記複数のインタフェイス
回路からの送信要求が全て無くなる毎に、優先度を下げ
る優先制御回路を具備すると共に、各インタフェイス回
路においては、送信すべき信号の優先度が前記優先制御
回路の出力する優先度と同じあるいはそれ以上になった
場合前記送信要求を前記発信者特定回路に供給する。

（実施例）図面を参照しながら本発明の詳細な説明する。

本発明の第１の実施例を第１図に示す。本実施例は、交
換網２２発信者特定回路１１．優先制御回路１４及び端
末４１．５１．６１を収容しているインタフェイス回路
４．５．６から成る。優先制御回路１４は、即時系通信
と待時系通信を統合するためのものである。優先制御回
路１４は第３図（１４１）に示すように、周期Ｔ毎に最
優先度を各インタフェイス回路に示す。この優先度の通
信が全て終了すると、優先度を下げる。

以上の基本的な制御により、高優先の即時系通信と低優
先の待時系通信の統合をはかっている。優先制御回路１
４は、インタフェイス回路４，５．６からの送信要求４
２．５２．６２すべてが０（送信要求が無いことを意味
する）であるか否かを検出する検出回路１４３と、送信
要求４２．５２．６２が全て０であることが検出される
時優先度１４１を下げるカウンタ１４２から成る。この
カウンタ１４２は、一定周期Ｔで供給されるリセットパ
ルス１４４で初期化される。第２図に優先制御回路１４
の一構成例を示す。第２図において、送信要求４２゜５
２、６２が全て０のときＮＯＲゲート１４５の出力は１
になる。ＡＮＤゲート１４６は、交換網３のタイムスロ
ットに同期したクロック１４７と、ＮＯＲゲート１４５
の出力を入力し、ＮＯＲゲート１４５の出力が１のとき
カウンタ１４２のクロック入力Ｃｐにクロックを供給す
る。カウンタ１４２は、クリア入力ＣＬに供給されるリ
セットパルス１４４により初期化される。

第３図に周期Ｔにおける動作を示す。同図（１４４）に
示すリセットパルス１４４によりカウンタ１４２は初期
化され（同図（１４１））に示すように出力、即ち優先
度１４１はＯとなり最優先度を各インタフェイス回路に
通知する。今、インタフェイス回路４．５．６に最優先
度の送信要求が生じているとする。従って、送信要求４
２．５２．６２は全て１となる。発信者特定回路１１は
これらの送信要求から送信を許可するインタフェイス回
路を１つ特定し、その送信者アドレス１１１を出力する
。なお、発信者特定回路１１は、例えば特願昭５９−１
５３６３３号明細書に記載されているように読み出し専
用メモリにより実施できる。今、発信者特定回路１１内
にインタフェイス回路４．５．６の優先順で送信許可が
なされるようプログラムされているとすると、第３図（
１１１）に示すように、インタフェイス回路４のアドレ
スＡ４が送信者アドレス１１１として出力される。これ
により、インタフェイス回路４は送信権を獲得し送信を
行なう。インタフェイス回路４は送信が終了すると、送
信要求４２を０にする。

発信者特定回路１１は残った送信要求５２．６２からイ
ンタフェイス回路５を特定し、アドレスＡ５を出力する
。これにより、インタフェイス回路５が送信権を獲得し
送信を行なう。第３図（１１１）に示すように、インタ
フェイス回路５は、２タイムスロツトの間送信を行なう
ことができる。即ち、送信時間はインタフェイス回路に
おいて設定することができる。インタフェイス回路５の
送信が終了すると、送信要求６２のみ１となり発信者特
定回路１１はアドレスＡ６を出力する。第３図（１１１
）には、インタフェイス回路６は３タイムスロツトの期
間送信した例を示している。

最優先度の送信が全て終わると、送信要求４２．５２゜
６２は全て０となるので、第２図に示すＮＯＲゲート１
４５の出力は１となり、第３図（１４３）に示すように
クロック１４７のクロックが１個、ＡＮＤゲート１４６
を介しカウンタ１４２のクロック入力Ｃｐに供給される
。この結果、カウンタ１４２はインクリメントされ優先
度１４１は第３図（１４１）に示すように１になる。こ
れにより、優先度は１つ下がり、次最先度の通信モード
となる。第３図（１１１）は、インタフェイス回路５．
６に送信要求があり、インタフェイス回路５は、２タイ
ムスロツト、３タイムスロツト長の２個のデータを送出
し、インタフェイス回路６は１タイムスロツト長のデー
タを送出した場合を示している。次最先度の送信が全て
終了すると、カウンタ１４２は更にインクリメントされ
優先度１４１は第３図（１４１）に示すように２となり
、低優先度の通信モードとなる。周期Ｔが経過すると、
第３図（１４４）に示すリセットパルス１４４によりカ
ウンタ１４２は再び初期化され、優先度１４１は０とな
り最優先度の通信モードに戻る。第４図に本実施例に用
いる交換網２とインタフェイス回路４．５．６の構成を
示す。インタフェイス回路４は端末４からのデータをバ
ッファする送信バッファ４０１、交換網２から受信され
たデータをバッファする受信バッファ４０３及び制御回
路４０２とから構成される。

同様に、インタフェイス回路５，６は、各々送信バッフ
ァ５０１．６０１受信バッファ５０３．６０３及び制御
回路５０２、６０２とから構成される。交換網２におい
ては、インタフェイス回路４に対応して送信者アドレス
１１１をデコードするデコーダ４０４．アドレスフィル
タ４０５及び送信ゲート４７．受信ゲート４８とが設け
られている。同様にインタフェイス回路５，６に対応し
てデコーダ５０４．６０４．アドレスフィルタ５０５．
６０５及び送信ゲート５７．６７、受信ゲート５８．６
８が設けられている。また、送信ゲート４７．５７．６
７の出力、受信ゲー）　４８．５８．６８の一方の入力
及びアドレスフィルタ４０５゜５０５、６０５の入力は
バス２１により共通１こ接続されている。

インタフェイス回路４からインタフェイス回路６への通
信を例に説明する。受信バッファ４０１に端末４１より
データが受信されると、制御回路４０２はこのデータの
優先度を知り、優先制御回路１４の示す優先度１４１と
比較し、データの優先度の方が高いがあるいは同じ場合
送信要求４２を１にする。発信者特定回路１１により発
信者アドレス１１１としてインタフェイス回路４のアド
レス番号が供給されると、デコーダ４０４のみが自己の
アドレス番号と一致しているので、送信ゲート４７を導
通状態にする。

これにより、送信バッファ４０１からインタフェイス回
路６宛てのデータブロックがバス２１に送出される。こ
のデータブロックの構成を第５図に示す。このデータブ
ロックは、開始デリミタＳＤあて先アドレス番号ＤＡ、
情報フィールドＩＮＦＯ，終了デリミタＥＤより成り、
データブロックの長さはタイムスロットの整数倍である
。アドレスフィルタ４０５．５０５゜６０５はバス２１
よりこのデータブロックの受信し、開始デリミタ８Ｄに
もとづきあて先アドレス番号ＤＡを認識する。インタフ
ェイス回路６のアドレスフィルタロ０５のみ自己のアド
レス番号とあて先アドレス番号ＤＡとが一致しているこ
とを検出し受信ゲート６８を導通状態にし、かかるデー
タブロックを受信バッファ６０３に供給する。アドレス
フィルタ６０５は終了デリミタＥＤを検出すると、受信
ゲート６８をしゃ断状態にし受信を終了する。受信バッ
ファ６０３に受信されたデータブロックはその後端末６
に送出される。

本発明は、交換網２が情報ＩＮＦＯ用のバス２１とアド
レス用のバス２１′　　とから成る交換機においても実
施できる。第６図は、この場合の交換網とインタフェイ
ス回路の構成例を示したもので、送信ゲート４７′　は
、デコーダ４０４が自己のアドレス番号と発信者アドレ
ス１１１とが一致するのを検出すると導通状態になり、
制御回路４０２から受信者のアドレス番号がバス２１′
　に出力される。同時に送信ゲート４７を介してＩＮＦ
Ｏがバス２１に送出される。一方、受信動作においては
、アドレスフィルタ４０５がバス２１′上のアドレスが
自己のアドレス番号と一致していると受信ゲート４８を
導通状態にし受信を行なう。

本発明の第２の実施例を第７図に示す。本実施例は第１
の実施例に受信者特定回路１２．タイムスロット供給回
路１２及び中央制御装置３とが加わっている。インタフ
ェイス回路４．５．６は回線の設定要求が生じると、相
手インタフェイス回路のアドレス番号を制御線４３．５
３．６３を介し中央制御装置３に通知する。中央制御装
置３は制御線３１により、設定要求を行なったインタフ
ェイス回路のアドレス番号と相手インタフェイス回路の
アドレス番号の対を受信者特定回路１２に登録する。よ
り具体的に述べると、受信者特定回路１２としてランダ
ムアクセスメモリ（ＲＡＭ）を用い、そのアドレス入力
に発信側のインタフェイス回路のアドレス番号を供給す
ると受信側のインタフェイス回路のアドレス番号を出力
するようにする。

インタフェイス回路４から６への通信を例に説明する。

第８図に交換網２及びインタフェイス回路４，５゜６の
構成を示す。制御回路４０２は、回線の設定が終了した
後、送信バッファ４０１にデータが到着すると、そのデ
ータの優先度と優先制御回路１４の与える優先度１４１
とを比較し、データの方が高いあるいは同じならば送信
要求４２を１にする。発信者特定回路１１が発信者アド
レス１１１としてインタフェイス回路１１１のアドレス
番号を出力すると、このアドレス番号は受信者特定回路
１２に供給され、受信者特定回路１２は受信者アドレス
１２１としてインタフェイス回路６のアドレス番号を出
力する。

タイムスロット供給回路１３は両アドレス番号を入力す
ると、これをデコードし、制御出力１３１゜１３２とし
て交換網２に供給する。この場合、発信者アドレス１１
１がインタフェイス回路４のアドレス番号なので、制御
出力１３１のうち制御線１ｓｉ−ｉのみ１となる。同時
に、受信者アドレス１２１がインタフェイス回路６のア
ドレス番号なので制御出力１３２のうぺの制御線１３２
−３のみ１となる。従って、送信ゲート４７と受信ゲー
ト６８が導通状態となりインタフェイス回路４からイン
タフェイス回路６°への送信が行なわれる。

（発明の効果）１つのインタフェイス回路は複数のタイムスロットを使
用することができるので広帯域の通信サービスを提供で
きる。また、データ毎に相手アドレスを与えることがで
きるので高速の交換を実現できる。更に、優先制御によ
り即時系の通信と待時系の通信を効率よく統合できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本実施例に用いる優先度制御回路を示す図、第３図
は本実施例の動作を示す図、第４図は本実施例における
交換網とインタフェイス回路の構成を示す図、第５図は
本実施例に用いるデータブロックの構成を示す図、第６
図は本実施例に用いる交換網とインタフェイス回路の別
の例を示す図、第７図は本発明の第２の実施例を示す図
、第８図は本実施例に用いる交換網とインタフェイス回
路の構成を示す図、第９図は従来の交換機の構成を示す
図である。図において、１０は交換制御装置を、２は交換網を、３は中央制御装
置を、４．５．６は端末収容回路を、１１は発信者特定
回路を、１２は受信者特定回路を、１３はタイムスロッ
ト供給回路を、４．５．６はインタフェイス回路を、４
１．５１．６１は端末を１４は優先制御回路を、１９は
カウンタを、２２は制御メモリを示す。弔　１　図第２図第　３　図４呵ゝ＼１タイムスロット第４図 ■ ■ ＝「 ■ ＝「２夕護１問第５図第７図第８図４０乙ｓｏｚ、　６ｏｚ　：　　判御０６４０３．５０
３．ＡＯ３：　　４に４＊ハ’ｙ７７第　９　図

Claims

【特許請求の範囲】１、端末に対応して設けられた複数のインタフェイス回
路と、これらインタフェイス回路相互を接続する交換網
と交換制御装置とを有する時分割交換機において、前記
複数のインタフェイス回路各々からの送信要求を入力し
送信要求を行なったインタフェイス回路のうちの１つを
特定する発信者特定回路と、一定周期で初期化されると
共に前記複数のインタフェイス回路からの送信要求が全
て無くなる毎に、優先度を下げる優先制御回路を具備す
ると共に、各インタフェイス回路においては、送信すべ
き信号の優先度が前記優先制御回路の出力する優先度と
同じあるいはそれ以上になった場合前記送信要求を前記
発信者特定回路に供給することを特徴とする時分割交換
機。２、前記発信者特定回路の出力を入力しこれにもとづき
相手インタフェイス回路を特定する受信者特定回路を具
備することを特徴とする特許請求の範囲第１項記載の時
分割交換機。