JPS6128218A - 誘導性負荷の駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はスイッチング回路に係り、特に半導体制御整流
素子（サイリスタ等）を用いた誘導性負荷（プリンタ用
ソレノイドコイル、ステッピングモータ等）の制御に好
適なスイッチング回路に関する。

〔発明の背景〕

第２図は、例えば特開５６−４５５３４号公報に示さす
る様な従来のソレノイドコイル等の誘導性負荷の駆動回
路図である。本方式は、トランジスタ２のスイッチング
によってソレノイドコイル１に流れる電流を制御する回
路となっている。

特に本回路ではソレノイドに流れる電流波形を制御する
為に以下の一方法をとっている。

まずスイッチ８及びトランジスタ２をオン状態にするこ
とによりソレノイド１に電流が流れる。

次にスイッチ８を切ることによりソレノイド１に貯えら
れたエネルギーは、ソレノイド１→トランジスタ２→ダ
イオード４→ソレノイド１の第１の環流回路にて放出を
開始する。

最後に放出開始後、所望のタイミングにおいて、トラン
ジスタ２をオフ状態とすることにより、ソレノイド１に
残っているエネルギーは、ソレノイド１→ダイオード３
→電源Ｅ→ダイオード４→ソレノイド１の第２の環流回
路にて放出される。

ここで第２の環流回路におけるエネルギーの減衰速度は
第１の環流回路におけるエネルギーの減衰速度に比べ、
電源Ｅの電圧降下のため十分小さく、トランジスタ２の
オフ時間を適当な値に設定することにより、ソレノイド
１を流れる電流波形を制御することができる。

さて、トランジスタ２が導通時に流れる電流は、ソレノ
イドコイル１に流れる電流と等しい電流となる。このた
めトランジスタ２には、比較的大容量のものが要求され
るため集積化しにくいという欠点があった。

この改良型として第３図に示すようなサイリスタ制御方
式がある（例えば、特開５’６−９９９３５号公報）。

本方式は第２図に於けるトランジスタ２をサイリスタ５
に置き変えた回路である。本回路では、サイリスタはト
ランジスタに比較しその面積を小さくすることは可能で
あるが、しかし負電源が必要となり回路構成が複雑とな
り全体としての部品点数が増加するという欠点がある。

従来のサイリスタの遮断はゲート端子（Ｇ）より電流を
引き抜くことによシサイリスタ内部の正帰環状態を脱す
ることによって行う。

このゲート端子から電流を引き抜く手段としてゲート端
子の電圧を外部から正帰環状態でのゲートカソード（Ｋ
）間のオン電圧以下とする方法が用いられる。第４図は
こわを実現するだめの回路である。第４図（ａ）は、サ
イリスタ５の（Ｇ）−（Ｋ）間にトランジスタを挿入し
、遮断時にトランジスタを導通させることによって破線
の通路で電流を流す。本回路は比較的回路構成は、簡単
であるが、トランジスタを飽和で動作させなくてはなら
ず、サイリスタ５のターンオフゲイン（遮断するアノー
ド電流／ゲートから引き抜く電流）に見合ったトランジ
スタにするとともに、トランジスタには十分なベース電
流を供給しなければならず集積化が困難である。

そこでトランジスタをサイリスタとした回路が第４図（
ｂ）である。本回路ではトランジスタにかえ、サイリス
タ６を用いている。サイリスタ６を用いることにより駆
動電流少なくすることを可能としているが、サイリスタ
の場合導通時のオン電圧が高く、サイリスタ５のゲート
（０）−力ソード（Ｋ）間のオン電圧より高くなってし
まう。

このためサイリスタ６に直列に電源を挿入しゲート（Ｇ
）−カソード（Ｋ）間オン電圧以下とする必要がある。

〔発明の目的〕

本発明の目的は上記欠点を除去し、簡単な回路構成で、
集積化し易いスイッチング回路を提供することにある。

〔発明の概要〕

上記目的を達成する本発明スイッチング回路の特徴とす
るところは、負荷の一端に接続される一方の主端子、基
準電位に接続される他方の主端子、及び制御端子を有す
る半導体制御整流素子と、上記制御端子と上記負荷の他
端とに主端子が接続されるスイッチング素子と、上記負
荷の他端と上記基準電位とに接続されるｐｎ接合素子と
、を具備することにある。

本発明では、誘導性９荷の遮断時のエネルギーの減衰回
路を利用している。

〔発明の実施例〕

第１図は、本発明の第１の実施例となる動作原理を示す
図である。

第１図に於いて、１は防導性負荷となるソレノイド、５
は半導体制御整流素子となるサイリスタであり、サイリ
スタのアノード端子Ａはソレノイドの一端Ｑに、カソー
ド端子には基準電位となる接地電位に、ゲート端子Ｇは
サイリスタ５を駆動する駆動回路２０に接続される。７
はサイリスタ５のゲート端子Ｇとソレノイド１の他端Ｐ
とに主端子が接続される第１のスイッチング素子、４は
ソレノイドの他端Ｐと接地電位とに接続されるｐｎ接合
素子となるダイオードである。また、１０は直流電源、
３は直流電源１ｏとソレノイド１の一端Ｑとの間に設け
られるダイメート、８は直流電源１０とソレノイド１の
他端Ｐとの間に設けらねる第２のスイッチング素子であ
る。

ダイオード３はサイリスタ５が遮断後、ソレノイド１に
残留しているエネルギーを放出するために電源１０及び
ダイオード４を経てソレノイド１に戻る環流回路を形成
する為のものである。

第１図に於いてソレノイド１のエネルギー環流時、ソレ
ノイドの他端Ｐ点の電位は基準電位に対しダイオード４
の順電圧降下分低くなっている。

そこでサイリスタ５のゲート端子Ｇとソレノイドの他端
Ｐとの間にスイッチング素子７を挿入しサイリスタ５の
ゲート端子からの電流を引き抜くことが可能となる。本
回路では、第３図の回路に比較し外部より力える電圧（
スイッチング素子７のオン電圧）をサイリスタ５のゲー
ト端子Ｇ−カソード端子に間のオン電圧と環流ダイオー
ド４のオン電圧とを加えた値まで許されるため、第１の
スイッチング素子７としてオン電圧の高いもの（例えば
、サイリスタ）まで適用可能となる。

第５図に本発明の第２の実施例を示す。

本回路では第１図に於ける第１のスイッチング素子７に
第２の半導体制御整流素子となるサイリスタ９をまた、
第２のスイッチング素子としてｐｎｐｈランジスタ８０
を用いている。第６図に示す本実施例によるタイミング
チャートを用いて動作を説明する。

時刻ｔ１に於いてスイッチ８０及びサイリスタ５がオン
し、電源電圧１０→ソレノイド１→サイリスタ５０回路
で負荷電流を供給する。

時刻ｔ２のタイミングでスイッチ８をオフするとソレノ
イド１に蓄えられたエネルギーによシ、ソレノイド１→
ザイリスタ５→ダイオード４→ソレノイド１の回路に電
流Ｉｏが流れる。この電流は、サイリスタ５及び、ダイ
オード４の順電圧降下によって指数関数で減衰する。負
荷１のエネルギーが減衰を開始した後、時刻ｔ３でサイ
リスタ９をオンする。

サイリスタ９がオンしたことにより、ソレノイド１のエ
ネルギーにより今まで流わていた電流Ｉｏは、第７図の
破ＩＬに示す様にソレノイド１→ザイリスタ５のアノー
ド→ザイリスタ５のゲート→ザイリスタ９→ソレノイド
１０回路で流ｎ５る。この電流Ｉｔは、サイリスタ５の
ゲート引き抜き電流となるためにサイリスタ５はオフ駆
動される。サイリスタ５がオフされるとソレノイド１の
エネルギーによる電流は、第７図の破線Ｉ２に示される
様にソレノイド１→猿流ダイオード３→電源１０→環流
ダイオード４→ソレノイド１０回路で流れる。

第８図に本発明の第３の実施例を示す。

第８図では、基準電位からの環流ダイオード４の直列数
を増やしている（第８図で４個）。本実施例では、サイ
リスタ９のオン時に於けるカソード電位を基準電位に対
し低くすることができる。

これによシ、第１図に示すスイッチング素子７として順
電圧降下の高いもの寸で適用可能となる。

又、サイリスタ５のゲート端子Ｇ−カソード端子に間に
対しオフ時に印加する逆電圧を高くすることができるこ
とによりサイリスタ５のオフを有利とすることができる
。

第９図は、複数の誘尋性負荷を制御可能とした本発明の
第４の実施例を示す回路図である。本実施例では複数の
サイリスタ５１，５２．・・・のゲートから夫々ダイオ
ード６１，６２．・・・を介し接続されるサイリスタ９
を共通とすることによりオフ回路を簡単にし部品点数の
低減を可能としている。

ここでダイオード６１，６２．・・・け注目しているサ
イリスタへのオン制御信号が他のオフ状態にあるサイリ
スタのゲートへ伝達するのを防ぐことを目的としている
。

本発明は、今まで述べてきた実施例に限定されずに、本
発明の思想内で種々の変形が可能である。

例えば、サイリスタ５は、ＧＴＯでも良く、一般の半導
体制御整流素子であれば本発明は適用できる。また、ス
イッチング素子７としては、サイリスタ９等の半導体制
御整流素子以外にも、トランジスタでも良い。

また、還流ダ１オード４は、トランジスタ、サイリスタ
等でも良く、一般の順電圧降下を有するｐｎ接合素子で
、６ｎば本発明は適用できる。

〔発明の効果〕

本発明によｔば、誘導性負荷の制御素子としてサイリス
タの適用を可能とし、又その制御回路を簡単な回路構成
とすることができるため、特に集積化しやすいスイッチ
ング回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例となる動作原理図、第２
図から第４図は従来技術による回路例を示す図、第５図
は本発明の第２の実施例を示す図、第６図は第５図に於
ける動作タイミングチャート、第７図は、第５図の動作
説明図、第８図は本発明の第３の実施例を示す図、第９
図は、本発明の第４の実施例を示す図である。 １・・・誘導性負荷、５．９・・・サイリスタ、７．８
・・・スイッチング素子、３．４・・・環流ダイオード
。 χ　１　口 ７２図 δ １３図　　　　。 Ｉ４図 （υ　　　　　　　　　　　　　　　　　　　　　（６
〕１５図 ／″′ Ｉ７　図 χ′１　図

Claims (1)

1. 【特許請求の範囲】 １、負荷の一端に接続される一方の主端子、基準電位に
   接続される他方の主端子、及び制御端子を有する半導体
   制御整流素子と、 上記制御端子と上記負荷の他端とに主端子が接続される
   スイッチング素子と、 上記負荷の他端と上記基準電位とに接続されるｐｎ接合
   素子と、 を具備することを特徴とするスイッチング回路。 ２、特許請求の範囲第１項に於いて、上記スイッチング
   素子は第２の半導体制御整流素子であることを特徴とす
   るスイッチング回路。 ３、特許請求の範囲第１項または第２項に於いて、上記
   半導体制御整流素子はサイリスタであることを特徴とす
   るスイッチング回路。 ４、特許請求の範囲第１項に於いて、上記ｐｎ接合素子
   は少なくとも一個のダイオードであることを特徴とする
   スイッチング回路。 ５、特許請求の範囲第１項に於いて、上記負荷は誘電性
   負荷であることを特徴とするスイッチング回路。