JPS61283220A - Ｌｓｉ回路性能の最適化方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ産業上の利用分野 Ｂ開示の概要 Ｃ従来の技術 り発明が解決しようとする問題点 Ｅ問題点を解決するための手段 Ｆ実施例 Ｆ□論理回路網の説明（第１図） Ｆ２遅延、電力レベル及び負荷（第２図）Ｆ、実施例（
第３図） Ｇ発明の効果 Ａ、産業上の利用分野 本発明は超大規模集積（ＶＬＳＩ）回路の効率的な設計
に関し、具体的には回路の電力レベルを適切に選択する
事によるＬＳＩ回路による信号のタイミング遅延の最適
化方法に関する。

Ｂ、開示の概要 本発明に従い、複数の回路ブロックがら構成した多重経
路ＬＳＩ回路を通る信号のタイミング遅延及び電力の消
費を最適にする方法が与えられる。

各回路ブロックは夫々に関連して、複数の電力レベルが
与えられ、これ等は回路ブロックを通るタイミングの遅
延を制御する様に選択出来る。本発明の方法の段階は各
回路ブロックに対して電力性能導関数を形成し、これか
ら全多重経路構造中の回路ブロックの信号遅延に対する
相対的な寄与を同定し、個々の回路ブロックのタイミン
グ遅延の繰返し計算及び多重経路のタイミングの解析に
よって、全多重経路の信号遅延を最小にするという条件
で、最適な電力レベルを選択する段階を含む。

Ｃ０従来技術 予定のタイミングの制約内でＬＳＩ回路を設計する問題
は一般に知られているが、簡単４にはこれはＬＳＩの回
路を他の回路に相互接続する事によるＬＳＩ回路に課せ
られたタイミングの制約を受けるＬＳＩ回路の電力消費
を最小にする問題と云える。どの様な複雑なディジタル
・システムでも信号は個々の回路によって送られ、受取
られているが、適切な統一した動作のためにはタイミン
グの相互依存的な関係が必要である。この様な回路は予
じめ決った時間の窓内で予定の入力端子に信号が存在す
るか存在しないかを検出し、検出した信号に基づいて種
々の予定の論理的組合せ動作を遂行し、他の回路による
次の処理のために出力信号を発生している。システムは
この様な回路の複雑な相互作用、すべての回路の適切な
タイミングの相互作用を保証する全体的なタイミング機
構に従って設計される。

ＬＳＩ回路の設計では、複数の個々の回路セルの予定の
相互接続から全体的ＬＳＩチップを構成するのが慣用技
術である。代表的なＬＳＩチップはその上に幾１０００
もの回路セルを有し、個々のセルは同時にＬＳＩチップ
を形成するのに適用出来る標準の製造過程によって形成
出来る。一つもしくはそれ以上の標準化したセルを相互
接続して種々の論理の組合せが形成され、指定した論理
機能を遂行する。論理機能の各々は成る予定の定義を有
する論理ブロックとして同定される。論理ブロックは固
有の電力駆動回路を有し、多重レベルの電力駆動能力を
与える様に設計されている。

個々のトランジスタ回路のスイッチング時間は回路、に
印加される電力の関数である事が知られていて、論理ブ
ロックの場合には、予定のシステムのタイミング・パラ
メータを与えるために適切な電力レベルが選択出来る多
重電力駆動レベルを与える事が出来る事が望ましい。

勿論、単に最高の可能な電力レベルを選択する事によっ
て最速の信号伝送時間を達成する事が可能であるが、数
１０００もの回路相互接続を有する複雑なシステムでは
、最速の可能な、個々の回路の伝送時間を達成する事は
必要でもなく、又望ましい事でもない、それは異なる論
理ブロックが異なる直列回路として相互接続され、従っ
て本来入力から出力迄異なる信号遅延を与えるからであ
る。さらに、最大速度を達成するために各回路ブ′ロッ
クに最大の可能な電力レベルを単に割当てると、この様
な速度が必要でない場合でも不必要な電力消費を生ずる
事になる。従って問題はこれ等の論理ブロックの全体的
な相互に依存するタイミングの要件を満足する論理ブロ
ックの所定の組合せに対する最小の電力の要件を決定す
る事にある。

複数の論理ブロックのタイミング特性を決定して、ブロ
ック間のタイミング経路の遅延の表示を与える方法は従
来開発されている。米国特許第４２６３６５１号は予定
の回路構造体に配列されている論理ブロックを分析し、
このクリティカルなタイミング経路を同定し、この様な
経路の遅延が長過ぎるかもしくは短すぎるかを決定する
方法を開示している。

この方法によって長ずざるか、短かすぎるクリティカル
な経路が同定された時には個々の論理ブロックは再設計
可能になり、システム全体が信頼性ある動作を行う様に
なる。同様に、解析的な電力・タイミング技法は論理回
路設計を最適化する。

この技法は１９７７年６月２０−２２日に米国ルイジア
ナ州二ニー・オルリンズで開かれた第１４回設計自動化
会議で発表されたエイ・イー・リューリ　（Ａ　、　Ｅ
　、Ｒｕｅｈｌｉ）ピー・ケイ・ウルツ・シニア（Ｐ　
、　Ｋ　、Ｊｏｌｆｆ、Ｓｒ）及びジー・ゲルツェル（
Ｇ。

Ｇｏｅｒｔｚａｌ）の論文「ディジタル・システムのた
めの解析的電力−タイミング最適化技法Ｊ　　（Ａｎａ
ｌｙｔｉｃａｌ　Ｐｏｗｅｒ／Ｔｉｍｉｎｇ　Ｏｐｔｉ
ｍｉｚａｔｉｏｎ　Ｔｅｃｈｎｉｑｕｅ）に開示されて
いる。この論文はシステムのタイミングを満足させつつ
ディジタル論理回路の電力の最小化を達成する論理ゲー
トの遅延を割当てる方法を説明しているが、解析を行う
のに電力・遅延モデルの単純化した仮定を必要とする。

この型の回路の設計技法のさらに他の説明は１９８２年
６月１４−１６日に米国ネバダ州ラス・ベガスで開かれ
た第１９回設計自動化会議で発表されたアール・ドンズ
（Ｒ、Ｄｏｎｚｅ）　、ジェイ・サンダース（Ｊ、５ａ
ｎｄｅｒｓ）　、エム・ジエンキンス（Ｍ。

Ｊｅｎｋｉｎｓ）及びジー・スポルジンスキ（Ｇ、５ｐ
ｏｒｚｙｎｓｋｉ）による論文に開示されている。この
論文は本発明の方法を独特の方法で適用出来るＶＬＳＩ
回路設計技法を開示し、さらに各論理ブロックを解析し
てその出力負荷キャパシタンスを決定し、その回路遅延
を計算し、この遅延を遅延の１標と比較して、原遅延が
目標に一致していない時にはより高い電力レベルの選択
する事によって機能する遅延計算兼最適化ソフトウェア
・プログラムを説明している。この技法は個々の論理ブ
ロックに対する最悪の場合の遅延の目標を仮定している
が全体的なタイミングの制約については考慮していず、
この様な複数の論理ズロックが全システムのタイミング
の問題に及ぼす全体的な影響を必ずしも考慮しないで単
に個々の回路ブロックのタイミングの目標を達成する技
法を開示しているに過ぎない。

個々の論理ブロックの電力レベルが選択出来て、全体的
システムのタイミングの要件を満足する様に調節出来て
、全体的なシステムのタイミング要件と両立する様に個
々の論理ブロックの電力消費を最適化する方法を与える
必要がある。

Ｄ１発明が解決しようとする問題点 本発明の目的はＬＳＩ回路の電力レベルを適切に選択す
る事によってＬＳＩ回路中の信号のタイミングの遅延を
最適化する方法を与える事にある。

Ｅ１問題点を解決するための手段 本発明の方法は論理ブロックに関連して使用される様に
適用可能である。この論理ブロックの各々は、例えば論
理ブロックに複数の並列な電力駆動トランジスタを与え
ると云った多くの電力駆動レベルを選択する能力を有す
る。従って本発明の方法はすべての論理ブロックを最低
の電力駆動レベルに初期設定し、論理ブロックの各々の
すべてのタイミング遅延を計算し、個々の論理ブロック
のタイミング遅延に基づいて、全論理回路網を通じてタ
イミングの解析を行い、全論理回路網の全タイミング遅
延を必要なタイミング遅延と比較し、回路網に対する遅
延時間を計算し、論理ブロックの各々に対して夫々の論
理ブロックの全体の遅延に対する寄与度を割当て、すべ
ての論理ブロックを夫々の次の最高の電力駆動レベルに
セットし、タイミング遅延の計算及びタイミングの解析
を繰返し、論理ブロックの各々に関する「遅延」性能導
関数を計算して、論理ブロックの各々に対して「遅延」
即ち負のタイミング遅延に対する寄与の割合を決定し、
どの論理ブロックが最大の「遅延」性能導関数を有する
かを決定し、最大の「遅延」性能導関数を有する予定の
数の論理（回路）ブロックの電力駆動レベルを上昇し、
全タイミング値を計算しなおし、上述の段階を電力駆動
レベルをルベル分増加するための「遅延」の減少がもは
や生じなくなる迄、即ちもはやタイミング遅延の問題が
存在しなくなる迄繰返す。

Ｆ６実施例 Ｆ□論理回路網の説明 第１図を参照するに１本発明の詳細な説明するのに使用
される１０個の論理ブロックより成る代表的論理回路網
の例が示されている。説明のために、第１図の論理ブロ
ックの各々は全体の論理回路網の設計によって必要とさ
れる信号伝送速度を逐次増加させるため、５個の電力（
駆動）レベルから選択出来る能力を有するものと仮定す
る。電力レベルなる用語は入力信号を受取った後予定の
゛時間内に出力信号を供給するため論理ブロックにどれ
だけの回路の駆動電力が必要とされるかを示す広義の用
語である。各電力レベル毎に、消費電力もしくは成る他
の関連用語で表わす事が出来る「損失（ペナルティ）」
が存在する。通常の電界効果トランジスタ（ＦＥＴ）論
理もしくはバイポーラ論理では、電力レベルは単に論理
ブロックの通常ミリワットで表わされる消費電力であり
。

「損失」は予定のスイッチ時間を達成するのに必要とさ
れるミリワットで表わした消費電力である。

ＣＭＯ５技法では、キャパシタンスを充電もしくは放電
するのに短時間電力を必要とするだけで電力を必要とし
ない。従ってより大きな負荷をより高速に駆動するため
には、装置は大きく形成される。ワット（もしくはミリ
ワット）の単位で表わされる電力はスイッチされるキャ
パシタスに正比例する。小さなチップの場合には電力は
通常無視可能であるが、高周波で動作する大きなチップ
の場合には無視出来なくなる。このために、ゲートの寸
法は出来るだけ小さく保たれる事が望ましい。

ＣＭＯ３技法での「損失」は発生されるスイッチング雑
音及び回路網中の前段の装置に大きな装置が与える追加
の負荷である。

Ｆ２遅延、電力レベル及び負荷の関係 第１図に示した例で、利用可能な電力レベル並びに遅延
、電力レベル及び夫々の論理ブロックの負荷の間の関係
について成る仮定を行う。第２図は使用する負荷の関数
として遅延の関係を示した代表的グラフである。曲線Ｐ
Ｌ、Ｐ２、Ｆ３、Ｆ４及びＦ５の各々は大きさが増大す
る順に夫々の異なる電力レベルを示す。水平の目盛は負
荷を表わすが、負荷は任意の特定の論理ブロックの内部
設計の関数である。第２図のグラフは、負荷が一定の場
合、電力レベルを増大すると、論理ブロック中の遅延時
間が減少する事を示している。逆に。

遅延時間及び論理ブロックの負荷の条件を一定にすると
、第２図は与えられた負荷で指定した遅延時間を達成す
るために使用しなければならない電力レベルを示す０例
えば、一定の遅延時間を示す水平の破線は種々の電力レ
ベルで駆動出来る夫々の論理ブロックの負荷を示してい
る。換言すると。

規格化した負荷１．０を有する論理ブロック回路の場合
には、電力レベルＰ１で破線で示した分の遅延を生じ、
他方電力レベルＰ５を使用する時は、この遅延時間は規
格化負荷４．０で達成される。

遅延時間と負荷の関係は電力レベルの非線形関数である
事は明らかであるが、任意の論理ブロックの場合に、こ
の関係は容易に決定出来る。

多くの相互接続した論理ブロックを含む回路網の設計で
考慮しなければならない他の負荷因子が存在する。この
負荷因子は特定の論理ブロックによって駆動出来る異な
る論理ブロックの数の関数である。駆動する側の論理ブ
ロックの負荷はそれの出力に接続した論理ブロックの数
に正比例する。

この負荷の影響も又電力レベルによって変化し、実験的
に決定される。出力論理ブロック６−１０に関連するピ
ン負荷（ＰＬ）はこの実施例では０であると仮定する。

それは出力論理ブロックの場合には負荷の効果が電力レ
ベルの変化によっては変化しない傾向があるからである
。この事が云えるのは出力論理ブロックがしばしばラッ
チ回路に接続され、ラッチ回路は選択した電力レベルに
拘らずその入力に略一定の負荷を与えるからである。

Ｆ３実施例 本発明の詳細な説明を簡単にするため、簡単な遅延方程
式を使用し、その係数が各電力レベル毎に異なるものと
する。任意の電力レベルで、論理ブロックは予じめ定ま
った一定の遅延と可変遅延の和によって特徴付けられる
。この可変遅延は電力レベルを表わす係数に論理ブロッ
ク回路負荷（ｃＬ）とピン負荷（Ｐ　Ｌ）の和を掛けた
値によって表わされる。この式は次の第１表によって表
わされる。

第１表 電力レベル裔り牧−ｇ□９つ一産延大タ１ヶ辺」Ｗ去−
ＰＬ　　　Ｏ，５１０＋５　（ＰＬ十〇Ｌ）　　１．０
Ｐ２　　０．８　　８＋４　（ＰＬ十〇Ｌ）　　　１．
２Ｐ３　　１．０　　６＋３　（ＰＬ＋ＣＬ）　　１．
５Ｐ４　　１．３　　４＋２　（ＰＬ十ＣＬ）　　２．
３Ｐ５　　１．５　　２＋１　（ＰＬ十〇Ｌ）　　４．
６第１表は電力レベルが増大すると、ピン負荷の係数が
増大する事を示している。即ち、後段の論理ブロックの
負荷効果は駆動する論理ブロックの電力レベルが増大す
る結果増大する。第１表は又電力レベルがＰｌからＰ５
に向って増大すると遅延式の係数が小さくなる事を示す
。第１表の最後の欄は電力レベルを増大する結果として
生ずる負荷の損失、即ち遅延時間を短くする結果として
生ずる消費電力（ミリワット）を示している。第１表の
数値係数のすべては、実験的に決定され、本明細書の実
施例の範囲では有効であると仮定する。

特定の場合にはより複雑な形式の遅延の計算が必要にな
るが、ここでは説明の目的のために第１表の簡単な式を
使用する。

実施例では、第１図に示した論理ブロックの各々は論理
ブロックを相互接続するのに使用する一定の結合導体の
関数である予定の負荷を有するものとする。この負荷は
ミリワットの単位で表わす事が出来るが、実施例では次
の様に規格化した単位で表わす。

第２表 論理ブロック　　鬼盈Ａ旦旦［適ｔ＝立致第２表は論理
ブロック１７１１至１ｏの各々に対して想定した負荷を
示している。第２表は又第１図を眺めると明らかな論理
ブロックの各々の出力の接続ピンの数を示す１例えば論
理ブロック１は論理ブロック４に向う単一の出力接続を
有し、論理ブロック４は論理ブロック６．７及び８に向
う３つの出力接続を有し、論理ブロック２は論理ブロッ
ク４及び５に向う２つの出力接続を有する。

第１表及び第２表に示した情報を使用して、電力レベル
ＰＬ−Ｐ５の各々で第１図に示した論理ブロック１−１
０の夫々の遅延を導く事が可能になる。例えば１次の第
３表は電力レベルＰ１に対する論理ブロック１乃至１０
の各々の時間遅延を示している。第１表の遅延式を第２
表に示したブロック１に関連する負荷情報に適用して、
論理ブロック１に対して２２．５の時間遅延を得る。こ
の値は論理ブロック１の入力の信号が論理ブロック１の
出力に達するのに要する時間である。同様に、第１表及
び第２表に提示されているデータから論理ブロック２−
１０の各々について計算がなされた。第１図の論理ブロ
ックの接続を考慮する事によって、信号が任意の論理ブ
ロックの出力に到達する迄の絶対時間が計算出来る。例
えば、論理ブロック４は論理ブロック１及び２のみなら
ず、論理ブロック４の遅延に依存する絶対時間に出力信
号を与える。論理ブロック４への信号入力は２２．５（
ブロック１）及び３０．０（ブロック２）の絶対時間に
到着する。これ等の時間のうち一番遅いのは３０．０で
あるから、この値がブロック４の時間遅延（４２，５）
に加えられ、絶対時間７２．５を得る。この時間は論理
ブロック４に信号出力が得られる時間である。同様な計
算を第１図の論理ブロックのすべてに関して行い、第３
表に示した絶対時間表を得る。この時間表は全回路網か
らの一番早い信号出力が６５．０（ブロック１０）の絶
対時間に生じ、全回路網からの最も遅い信号が時間９７
．５（ブロック７）で生ずる事を示している。

第３表 亀星ヱ且ヱＬ　電力レベル　臣晟凰足　藝亙亙１１　　
　　　　　Ｐｉ　　　　２２．５　　２２．５２　　　
　　　　　　　Ｐｉ　　　　　　３０．０　　　３０．
０３　　　　　　　　　　　Ｐｉ　　　　　　　１７゜
５　　　１７．５４　　　　　　　　　　ＰＬ　　　　
　　４２．５　　　７２．５５　　　　　　　　　　Ｐ
ｉ　　　　　　２０．０　　　５０．６６　　　　　　
　　　　Ｐｉ　　　　　　２０．０　　　９２．５７　
　　　　　　　　　Ｐｉ　　　　　　２５．０　　　９
７．５８　　　　　　　　　　Ｐｉ　　　　　　１５．
Ｏ’８７．５９　　　　　　　　　　ＰＬ　　　　　　
３０．０　　　８０．０１０　　　　　　　　　　Ｐｉ
　　　　　　　１５．０　　　６５．０第３表に示した
情報が本発明の方法に関連して意味をもつために、出力
信号が論理ブロックから要請される絶対時間を知って全
システムの設計を満足させる必要がある。現在の実施例
の場合、次の第４表に示した絶対時間に、ブロック６乃
至１０の出力に出力信号が要請されているという一組の
タイミング条件を仮定する。この絶対出力時間がわかる
と、本発明の方法に関連して有用な他の値を計算する事
が可能になる。

本発明の方法を遂行するために、信号が特定の出力に到
達してる事が要請されている絶対時間と信号が出力に実
際に現われる絶対時間との差として「緩和時間」を定義
する事が有用である。この緩和時間の定義を使用すると
、第１図の論理ブロックの各々に対して任意の電力駆動
レベルの条件の下での論理ブロックの「緩和時間」を計
算する事が可能である。

さらに、全論理回路網から所与の出力を発生する、すべ
ての負の緩和時間の和として「遅延」時間を定義してお
く事が便利である。例えば、第４表は論理ブロック６−
１０に信号出力が達するのに要請されている絶対時間が
夫々５０．５０．５０．７０及び８０（ナノ秒）である
事を示している。論理ブロック１乃至５は全論理回路網
の内部のブロックであるから絶対時間は必要でなく、通
常絶対時間は割当てられない。

第４表 １」じ（１ヱノー栗」」畦生時澗−欽租臣■１廷薩皿１
　　　　　　　　　　−４０．０　　−１２７．５２　
　　　　　　　　　−４７．５　　−１３７．５３　　
　　　　　　　　　＋４７．５　　　０．０４　　　　
　　　　　　　　　　　　　−４７．５　　　　−１２
７．５５　　　　　　　　　　　　　　　　　−１０．
０　　　　　−１０．０６　　　　　　　　　５０　　
　　　　−４２．５　　　　　−４２．５７　　　　　
　　　　５０　　　　　　−４７．５　　　　　−４７
．５８　　　　　　　　　５０　　　　　　−３７．５
　　　　　−３７．５９　　　　　　　　　７０　　　
　　　−１０．０　　　　　−１０．０１０　　　　　
　　　　８０　　　　　　　１５．０　　　　　　０．
０第３表に示された時間、第４表に示した絶対時間の条
件を参照して各論理ブロックの緩和時間を計算する事が
出来る。例えば、第４表はブロック６からの信号出力が
絶対時間＝５０に要請されている事、他方第３表（及び
第１図）を参照するに論理ブロック６からの出力は論理
ブロック４からの信号に依存し、この信号は論理ブロッ
ク１及び２からの信号に依存する事を示している。論理
ブロック１．４及び６の時間遅延は全部で８５．０ナノ
秒、論理ブロック２，４及び６の時間遅延は全部で９２
．５秒である。現在、信号が論理ブロック６の出力に現
われるのに５０ナノ秒の時間が要請されているので、電
力レベルＰ１がすべての１０個の論理ブロックに印加さ
れている条件の下では、論理ブロック６の出力には−４
２，５（５０−９２゜５）の緩和時間が存在する。論理
ブロック１のためのの緩和時間は論理ブロック１、論理
ブロック４及び論理ブロック６−８の夫々の時間遅延の
うち最大のものを加える事によって計算される。換言す
ると、論理ブロック１の時間遅延（２２，５）と論理ブ
ロック４の時間遅延（４２゜５）及び論理ブロック６−
８のうちの最大の時間遅延（２５，０）を加えて必要な
信号時間（５０）から、引算する事によって論理ブロッ
ク１のための緩和時間−４０，０を生ずる信号時間を生
ずる。

同じ様な計算を行って第４表の見出し「緩和時間」につ
いての下記のデータが与えられる。

「遅延時間」は特定の論理ブロックによって影響を受け
るすべての論理回路網の出力のすべての負の緩和時間の
和として定義される。例えば論理ブロック１は論理ブロ
ック６−８からの出力に影響を与え、従って論理ブロッ
ク６−８の緩和時間（−４２，５，−４７，５、−３７
，５）の和である遅さを示し、論理ブロック１の遅延時
間は−１２７，５になる。同じく、論理ブロック２は論
理ブロック６−１０からの出力のすべての緩和時間に影
響を与えるので、これ等の論理ブロックのすべての負の
緩和時間を加えて、論理ブロック２の遅延値−１３７，
５を得る。論理ブロック３は論理ブロック１ｏの出力だ
けに影響を与えるが、論理ブロック１０からの緩和時間
は正であるから、論理ブロック３の遅延時間はＯである
。同じ計算を論理ブロック４−１０に関して行って第４
表の見出し「遅延時間」の下のデータを得る。

第３図を参照するに、本発明の方法を表わすグラフ上に
一連の曲線が示されている。第３図のグラフ上の水平の
目盛は上に定義した緩和時間を表わし、０点を中心とし
て一連の負の緩和値から一連の正の緩和値迄増分的に目
盛っである。０点は論理回路網からの信号出力に対する
設計の条件を満足するために、論理回路網のために必要
な最小の許容可能な緩和値を表わしている。論理回路網
が最小の設計の要求を満足するためにはすべての論理ブ
ロックは０もしくは正の緩和時間を有さなければならな
い。第３図のグラフの垂直目盛は百分率で示され、任意
の予定の緩和時間内にある全論理回路網の論理ブロック
の百分率を示している。

第３図中の最も左の曲線は第４表に示したデータをプロ
ットしたものである。第４表は電力レベルがＰｌである
時の種々の論理ブロックに対する緩和時間を示した表で
あった。電力レベルＰ１の条件の下で、すべての１０個
の論理ブロックには最小の電力が印加され、従って第１
表に示した様に１．０（ミリワット）の負荷の損失を生
ずる。

すべての論理ブロックはＰ１電力レベルにあるので、全
負荷の損失は１０．０（ミリワット）である。第３図の
最左の曲線は従って最小の駆動電力の下で、略９０％の
論理ブロックが設計のタイミング条件以下の緩和時間を
有する事を示す、このグラフは少なく共成る論理ブロッ
クの電力レベルを増加させて、設計の最小のタイミング
の要件を満足する必要がある事を示している。従って本
発明の目的は適切な論理ブロックの電力駆動要件を選択
的にセットする方法を与えて、全消費電力の損失を最小
にするという要件の下ですべてのたるみ時間が正になる
事を保証する事である。第３図の中央の曲線は本発明の
原理に従って、設計のタイミングの要件を満足し、電力
消費の損失が略最適に且最小になった場合の曲線の例を
示す。第３図の最の右の曲線はすべての論理ブロックの
電力駆動レベルが電力レベルＰ５にセットされている最
悪の条件下の曲線を示している。この様な条件の下では
、すべての論理ブロックの緩和時間は設計のタイミング
の要件を明らかに満足するが、消費電力の損失は４６．
０になる。本発明の方法を実施する事によって、設計者
は第３図の中央の曲線を得るために、論理ブロックのた
めの電力駆動レベルの適切な組合せを決定する事が可能
になる。

本発明の方法を遂行する次の段階として、すべての１０
個の論理ブロックの電力駆動レベルを次の最高電力レベ
ル（Ｐ２）にセットし、電力レベルＰ２の条件の下で第
３表及び第４表に示した如きデータを再計算した。

これ等の計算の結果を次の第５表に示す。この表で緩和
時間は−３４，０（ブロック２及び７）及び＋５２．８
（ブロック３）に変化している事が明らかである。既に
定義した遅延時間は−９０゜０乃至Ｏに変化している。

第５表のデータは緩和時間及び遅延時間を全体的に改良
するがすべての論理ブロックを電力レベルＰ２にセット
しても最小の設計のタイミング要件を満足しない事を示
している。本発明を遂行する次の段階は電力駆動レベル
を上方に調節する事によって、どの論理ブロックが負荷
の損失の増大が最小で設計のタイミングを満足する方向
に最も寄与するかを決定するのに使用する導関数を造る
事である。この導関数（ＤＥＲＶ）は次の様に定義され
る（かっこ内の番号はレベルを示す）。

損失（１）−損失（２） 従って導関数（ＤＥＲＶ）の計算は各論理ブロックのた
めの夫々の遅延時間を示す第４表及び第５表のデータ並
びに所定の電力駆動レベルのための負荷損失を与える第
１表から得られる。

第５表はＤＥＲＶ計算の結果及び論理ブロック２が最大
のＤＥＲＶ値（２３７，５）を有する事を示す。この事
は本発明の方法の次の段階として、最小限、論理ブロッ
ク２を電力レベルＰ２にセットしなければならない事を
示す。この段階を遂行する時、論理ブロックの電力レベ
ルのすべては電力レベルＰ２にセットされる論理ブロッ
ク２を除き電力レベルＰ１にリセットされる。時間遅延
、緩和時間及び遅延時間をこの様な電力駆動条件の下に
再計算して第６表に示した結果を得る。次に論理ブロッ
ク１−１０の各々の電力レベルを１電力レベルだけイン
クレメンタルに増加して、ＤＥＲＶデータを含むデータ
を再計算して、第７表に示した結果を得る。

第７表は最大のＤＥＲＶ値（１９６，５）を有する論理
ブロック１及び４の電力レベルを上方に調節して遅さに
対する相対的寄与が最大に改善される事を示している。

従って、本発明の方法の次の繰返し段階はブロック１及
び４の電力レベルを次の高いレベル（Ｐ２）にセットす
る事である。

第８表及び第９表は論理ブロック１及び４の電力レベル
を一段階高くセットした時の計算結果（第８表）１次に
上述の方法に従ってすべての電力レベルをさらにルベル
増加して得たＤＥ　ＲＶ値（第９表）を示している。第
９表は論理ブロック２が１６３．３のＤＥＲＶ値を示す
ので、論理ブロックのため電力レベルをインクレメンタ
ルに増加する事によって全体の遅さを減少する方向への
最大の寄与が与えられる事を示している。

上述の説明から１本発明の方法の各繰返しサイクルを遂
行する段階は２組の計算を含む事が明らかである。第１
は最高のＤＥＲＶ値を有する論理ブロックの電力レベル
を増分的に増大して、すべての論理ブロックの緩和時間
及び遅延時間を計算する事、第２はすべての論理ブロッ
クに対するすべての電力レベルをインクレメンタルに増
大して、ゆるみ時間及び遅延時間の第２の計算結果を与
え、第３にＤＥＲＶ値を上の２組の計算値から計算し、
第４に最高のＤＥＲＶ値を有する論理ブロックの電力レ
ベルを増分的に増大する。これ等の段階を繰返す事であ
る。繰返しを行う度に、計算から生ずる緩和時間及び遅
延時間はＯに向かって減少する。繰返しはすべての論理
ブロックのための全遅延時間が０に等しくなる迄続けら
れる。全体の遅延時間がＯになった時、最小のタイミン
グ要件が満足され、最低の全体的な電力の損失の要件を
満足する各回路ブロックのための必要な電力レベルが得
られる。

第４及び第５表、第６及び第７表、第８及び第９表はこ
こで説明した方法の３回の繰返し結果を示す。これ等の
３つの繰返し中、遅延時間は−１３７，５から−９２，
８に減少し、他方全電力損失は１０．０から１０．６に
増大する。

第１０表は省略した形で第４回、第５回及び第６回目の
繰返しの結果を生ず。これ等の繰返しは相継いでより短
い遅刻時間及び相継いでより小さなりＥＲＶ値を生じ遅
刻時間は−６９，６から−４２゜７に減少し、電力損失
は１０．９から１１゜７に増大している。

ｍｌ””°”°”°”°。

υの口のロロの費ロロ ０口ｏｏロ　　　　　の ｊｌｏｏ。

Ｃｏ　ＣＯ（Ｊ）　ＣＱ　ＣＱ　　　　　　（６０ロ　
ロ 第１１表は第７．第８及び第９回目の繰返し動−作で得
た計算結果の要約を示す。これ等の３回の繰返しによっ
て遅延時間は−４１，４から−３７゜９に減少し、全体
的な電力消費の損失は１１．９から１２゜４に増大する
。第９回の繰返しの後に、論理ブロックの電力レベルは
４つの論理ブロック（１，２，４及び７）でＰ３レベル
に増大し、２つの論理ブロック（６及び７）でＰ２レベ
ルに増大し、残りの４つの論理ブロック（３，５，９及
び１０）ではＰルベルのまま保持されている。

第１２表は省略形で第１０、第１１及び第１２回目の繰
返しの計算結果を示す。第１２回の繰返しの後に、遅延
時間はすべての場合にＯｏＯに減少し、ＤＥＲＶ値も０
．０に減少している。この事は最適解が得られ、全論理
回路網のタイミング要件を満足するために、もはや繰返
しが必要でない事を示す、繰返し第１０回乃至第１２回
によりて生ずる消費電力の損失は１２．７から１５．１
になる。この事は設計のタイミング要件内で動作を行う
のに必要な最小の電力レベルは論理ブロック１．２及び
４を電力レベルＰ４に論理ブロック６及び７を電力レベ
ルＰ３に、論理ブロック８を電力レベルＰ２に、論理ブ
ロック３．５．９及び１０を最小の電力レベルＰ１にセ
ットしなければならない事を示している。第１３表は論
理ブロック１−１０をこの表に示した電力レベルにセッ
トした結果の夫々の時間の計算結果を示す。「絶対時間
」の見出しの欄は論理ブロック１−１０からの信号は１
０．６から６３．６（ブロック９）迫真なるが、設計時
間の要件と比較して論理ブロック６−１０はすべて要求
された設計時間内の信号出力を与える事を示している。

上述の如く、この様に電力レベルを選択した時の全電力
消費の損失は１５．１　（ミリワット）である。

第１３表のデータは第３図の中央の曲線として描かれて
いる。この曲線はすべての論理ブロックが正のたるみ値
を有し、この実施例で考慮した設計パラメータに対する
最良の可能な解に極めて近い解である。これと対比して
、第３図上の最古の曲線はすべての論理ブロックを電力
レベルＰ５にセットした時の関連タイミングを示してい
る。この曲線を用いると、全論理回路網は設計のタイミ
ングの要件はたやすく満足するが、消費電力の損失は４
６．０．即ち本発明の方法によって決定した最適電力レ
ベルに必要な消費電力の３倍以上である事が明らかであ
る。

第３図は本発明を実施した時の中間解の過程を示してい
る。第３図の最も左の曲線は電力の消費の条件にとって
は最良であるが、タイミングの条件にとっては最悪の場
合を示している。この曲線は回路の略９０％が負のたる
み値を有し、回路全体の性能は最小のタンミングの要件
を満すには程遠い事を示している。本発明の段階を繰返
し適用する事によって、中間の解の傾向は第３図の最も
右のグラフの方向に向う。第３図の最も右の曲線はタイ
ミングの条件にとっては最良であるが消費電力の条件に
とっては最悪である。この解は又最小のタイミング要件
を十分満足している。即ちすべての回路は＋２０から＋
３０の範囲の正の緩和時間値を有する。消費電力は、設
計のタイミング要件を達成するために必要な電力を十分
越えているので、この解は設計の限界を越えている。第
３図の中心の曲線は第１３表に示された最適の設計解に
近い解を示している。これ等の条件の下ではすべての回
路の緩和時間値はわずかに正であり。

電力消費の損失は設計の限界を略３ｏ％越えている。

所望の結果を達成するために本発明の詳細な実施段階の
一部を変更する事が可能である。例えば。

回路ブロックの各々を通過する際の信号タイミング遅延
を決定するためのタイミング解析法を遂行する好ましい
方法は米国特許第４２６３６５１号に開示があるが、他
の形式のタイミング形式もこの段階に十分適用出来る。

各回路ブロックのための遅延値を計算する段階は負のた
るみ値だけを含まなければならない。なんとなれば実際
のタイミング問題に関係があるのは回路ブロックに関連
する負のたるみ値であるがらである。遅延値を計算した
後に、各回路ブロックが制限する負のたるみ値によって
回路ブロックを分類する事が可能である。

性能導関数の計算は電力の性能の変化と遅延の変化との
比である。この計算は回路ブロックに印加する電力を増
分的に増大した結果、所与の回路ブロックがどれだけ負
の緩和時間を除去し得るかを示す。回路ブロックの性能
導関数が非Ｏ値を有するならば設計から成る負の緩和時
間値を除去する能力を有する事を示している。どの回路
ブロックが最高の性能導関数を有するかを同定した後、
電力駆動レベルを増大するためにいずれかの回路ブロッ
クを選択する際、本発明を遂行する各繰返し段階中で２
つ以上の回路ブロックの電力駆動レベルを増大する事が
望ましい。例えば、最大の性能導関数を有する回路ブロ
ックのうちｎ％を単一の繰返し段階中に増分に増大して
、本発明の方法を完了するのに必要な繰返し段階の総数
を減少する事が可能である。しかしながら、この様なオ
プションを選択した時には、高い性能導関数を有する回
路ブロックを他の回路ブロックによって駆動される高い
性能導関数を有する回路ブロックの電力駆動レベルを増
大しない様に注意しなければならない。この注意が必要
なのは、高い性能導関数を有する回路ブロックの直列連
鎖中の最初の回路ブロックの電力駆動レベルを増大する
と、その後の回路ブロック中で守られている直列の遅延
条件を破るからである。低い電力レベルは遅延を生じな
いので、それとは逆の処理を適用する事が後に必要にな
るかもしれない。

本発明の実行中に、種々の回路ブロックの電力駆動レベ
ルを増分的に増大する際、単一の電力駆動レベルよりも
高く、回路の駆動レベルを増分的に増大する事が望まし
い。例えば単一の繰返し段階中にＰ１電力レベルからＰ
３電力レベル迄所定の回路ブロックを増大して、必要と
する繰返しの総数を減少する事が望ましい。

上述の如く、繰返し段階はそれ以上電力性能の変化が生
じなくなるか、どの回路プロ？りにも負の緩和時間が存
在する時点連続ける。もしこの結はその回路設計は全回
路網に課せられた特定のタイミング要件を満足させる事
は出来ないと結論出来る。この様な場合には、タイミン
グの要件を修正するか、論理設計変更をなすか、他の回
路形式に技術変更がなされなくてはならない。

本発明の方法の性能に必要とされる種々の計算及び繰返
し段階は計算機の助けによって実施出来る事は明らであ
る。この様なソフトウェア・ルーチンは繰返し段階の各
々の実施のために容易に準備出来、所望の解への収斂が
比較的短時間で得られる様になる。これと対比して、ソ
フトウェア・ルーチンはすべての可能な電力駆動レベル
をすべての可能な遅延時間の関数としてすべての可能な
電力レベルと比較出来る様に書く事が出来るが、実際に
はその解は極めて小さな論理回路網に対してのみ有効で
ある０例えば、本発明の詳細な説明するために選択した
比較的簡単な例の場合でも、本明細書中で論じた変数の
すべてを含む約１０００万の可能な解が存在する。

本明細書に説明した方法の有効性を立証するために、上
述の実施例のために計算機プログラムを書き、第１図の
論理回路網に使用出来るすべての可能な電力レベルの割
当てを網羅的に試みた。プログラムは問題に対する１０
００万個の可能な解のすべてをテストして、最小の電力
消費の損失でどの電力レベルの選択が設計のタイミング
の要件を満足するかを決定出来る様に書かれている。こ
の網羅的なテストによって１本明細書で説明した段階よ
りも電力消費の損失が少い７個の解が１０００万の可能
な解の中から得られた。１０００万個の可能性の中での
最良解は論理ブロック１及び論理ブロック２を除きすべ
ての論理ブロックの電力駆動レベルを本明細書の実施例
と同じ値にセットして、１．４１の電力消費の損失を生
ずる。この最良解は論理ブロック１を電力レベルＰ３に
、論理ブロック８を電力レベルＰ１にセットする場合に
得られ、実施例に対し略５％の正味の消費電力の節約を
得る。本明細書で説明した実施例に試みた型の網羅的な
解はより複雑な論理回路網には適していない。おそら＜
２０００乃至３０００の論理回路を組込んでいる極めて
大きなＶＬＳ　Ｉ回路の場合は、進歩した計算機技術に
よってもすべての可能な解を得る事は出来ない。以上、
本発明の方法は急速に最適解に向って近づく繰返し手段
によって設計のタイミングの要件と一致する最適の電力
レベルの選択を可能にする。

Ｇ８発明の効果 本発明によれば、ＬＳＩ回路の電力レベルを適切に選択
する事によって、ＬＳＩ回路中の信号のタイミングの遅
延を最適化する方法が与えられる。

【図面の簡単な説明】

第１図は１０個の論理ブロックを有する論理回路網の例
の概略図である。第２図は電力レベルの時間遅延及び負
荷に対する効果を示した数値データの図である。第３図
は本発明の方法の理解を容易にするための数値データを
示す図である。１．２．３．４．５．６．７．８．９及
び１０・・・・論理ブロック。

Claims (1)

1. 【特許請求の範囲】 各々に信号タイミング遅延を決定する選択可能な複数の
   電力駆動レベルが関連している、複数の回路ブロックか
   ら構成されている多経路ＬＳＩ回路網の信号タイミング
   遅延及び消費電力を最適化するため、 （ａ）回路網を通る信号の最大の許容タイミング遅延を
   決定し、 （ｂ）複数の電力駆動レベルのすべてについて、各回路
   ブロックのタイミング遅延及び消費電力特性を決定し、 （ｃ）すべての回路ブロックについて、第１の電力駆動
   レベルにある時のタイミング遅延を計算し、多経路回路
   網を通して回路ブロックのタイミング遅延を加算して回
   路網のタイミング遅延を決定し、（ｄ）上記回路網の最
   大の許容タイミングから上記段階（ｃ）で得た回路網の
   タイミング遅延を引算する事によって各回路ブロックに
   ついての緩和時間値を計算し、この差を緩和時間値とし
   て多経路回路網を通る各回路ブロックに対し、その相対
   的なタイミング遅延に従って割当て、 （ｅ）回路網のタイミング遅延に寄与する回路ブロック
   より成る多経路回路網を通して回路ブロックの緩和時間
   値を加算する事によって回路ブロックの各々に対して遅
   延時間値を計算し、 （ｆ）第２の電力駆動レベルについて段階（ｃ）乃至（
   ｅ）を繰返し、 （ｇ）第１の電力駆動レベルにおける遅延時間値を第２
   の電力駆動レベルにおける遅延時間値から引算して、こ
   の結果を第１の電力駆動レベルにおける消費電力から第
   ２の電力駆動レベルにおける消費電力を引算する事によ
   って得た分母によって割算する事によって性能導関数を
   形成し、 （ｈ）最大の性能導関数を有する回路ブロックを固定し
   、この様な回路ブロックの少なく共一つの電力駆動レベ
   ルを第２の電力駆動レベルにセットし、残る回路ブロッ
   クを第１の電力駆動レベルに戻し、 （ｉ）すべての回路ブロックの遅延時間値が略０に減少
   する迄、出発時の第１の電力駆動レベルを上記段階（ｈ
   ）で選択した電力駆動レベルで置換え、各回路ブロック
   に対し、上記第２の電力駆動レベルを増分的に増加した
   電力駆動レベルで置換えて、段階（ｃ）乃至（ｈ）を繰
   返し、 （ｊ）段階（ｉ）で決定した電力駆動レベルを回路ブロ
   ックの各々の電力駆動レベルとして選択する段階より成
   るＬＳＩ回路性能の最適化方法。