JPS61285489A - 図形表示装置 - Google Patents
図形表示装置Info
- Publication number
- JPS61285489A JPS61285489A JP60128917A JP12891785A JPS61285489A JP S61285489 A JPS61285489 A JP S61285489A JP 60128917 A JP60128917 A JP 60128917A JP 12891785 A JP12891785 A JP 12891785A JP S61285489 A JPS61285489 A JP S61285489A
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- Japan
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- pixels
- output
- graphic
- graphic display
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- Granted
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- Image Processing (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ラスタ・スキャン方式のグラフィック・ディ
スプレイにおける、図形表示の改善に関するものである
。とくに図形の輪郭部分に生じる階段状のギザギブ（エ
イリアシング）を目立たぬようにする手段に関する。
スプレイにおける、図形表示の改善に関するものである
。とくに図形の輪郭部分に生じる階段状のギザギブ（エ
イリアシング）を目立たぬようにする手段に関する。
（従来の技術）
ラスタ・スキャン方式のグラフィック・ディスプレイに
おいて、表示画面に多角形を、内部をある特定の色で塗
りつぶして表示する場合は、通常法のようにして行う。
おいて、表示画面に多角形を、内部をある特定の色で塗
りつぶして表示する場合は、通常法のようにして行う。
第８図は三角形の内部を塗りつぶす場合を示した説明図
である。三角形の内部は、頂点Ｐ Ｌ、Ｐ２ 、Ｐ３の
座標にもとづき、線形補間演禅を行うことにより、塗り
つぶす。すなわら、例えば、点Ｑを塗りつぶす場合、Ｑ
を含む走査線の両端点ＰＩ２．Ｐ２３の座標を各頂点か
らの距離に関する比例計算により求めた後、走査線方向
に塗りつぶしてゆく。これを三角形上部から下部に向か
って、走査線単位で行うことにより、内部全体を塗りつ
ぶすことができる。
である。三角形の内部は、頂点Ｐ Ｌ、Ｐ２ 、Ｐ３の
座標にもとづき、線形補間演禅を行うことにより、塗り
つぶす。すなわら、例えば、点Ｑを塗りつぶす場合、Ｑ
を含む走査線の両端点ＰＩ２．Ｐ２３の座標を各頂点か
らの距離に関する比例計算により求めた後、走査線方向
に塗りつぶしてゆく。これを三角形上部から下部に向か
って、走査線単位で行うことにより、内部全体を塗りつ
ぶすことができる。
（発明が解決しようとする問題点）
しかし、この結果表示される三角形は、第９図に示すよ
うに図形の周囲のギザギザが目立つという問題がある。
うに図形の周囲のギザギザが目立つという問題がある。
これは、ラスタ・スキャン方式では表示画面が縦横例え
ば５１２ｘ５１２画素で構成されており、図形の有無が
表示画素単位で行なわれるので、境界が階段状となるた
めである。
ば５１２ｘ５１２画素で構成されており、図形の有無が
表示画素単位で行なわれるので、境界が階段状となるた
めである。
本発明は上記の問題点を解決するためになされたもので
、ラスタ・スキャン方式のグラフィック・ディスプレイ
において、表示する図形の周囲に生じるギザギザを目立
たないようにした図形表示装置を簡単な構成で実現する
ことを目的とする。
、ラスタ・スキャン方式のグラフィック・ディスプレイ
において、表示する図形の周囲に生じるギザギザを目立
たないようにした図形表示装置を簡単な構成で実現する
ことを目的とする。
（問題点を解決するための手段）
本発明に係る図形表示装置は画素数Ａで図形表示を行う
図形表示装置において、前記画素数Ａの整数ｎ倍の画素
数ｎＡに対応する図形出力を発生する補間手段と、この
補間手段の図形出力をｎ画素毎に平均化した出力を前記
画素数Ａの図形表示出力として発生する中間値発生手段
とを備えたことを特徴とする。
図形表示装置において、前記画素数Ａの整数ｎ倍の画素
数ｎＡに対応する図形出力を発生する補間手段と、この
補間手段の図形出力をｎ画素毎に平均化した出力を前記
画素数Ａの図形表示出力として発生する中間値発生手段
とを備えたことを特徴とする。
（作用）。
上記のような構成の画像処理装置によれば、補間手段で
あらかじめ表示画素数Ａの整数ｎ倍の画素数ｎＡに対応
する図形出力を発生させ、この図形出力を中間値発生手
段でｎ画素毎に平均化して中間的な値の図形出力を発生
することにより、図形の周囲にギザギザが目立たない画
素数への図形表示出力を得ることができる。
あらかじめ表示画素数Ａの整数ｎ倍の画素数ｎＡに対応
する図形出力を発生させ、この図形出力を中間値発生手
段でｎ画素毎に平均化して中間的な値の図形出力を発生
することにより、図形の周囲にギザギザが目立たない画
素数への図形表示出力を得ることができる。
（実施例）
以下本発明を図面を用いて詳しく説明する。
第１図は本発明に係わる固形表示装置の一実施例を示す
構成ブロック図である。モデリング部１０において、１
は図形表示を行う際に必要な座標データや色データを入
力するためのキーボード、２は同タブレット、３は前記
キーボード１およびタブレット２が接続し本図形表示装
置全体の動作を制御するホストコンピュータ、４はこの
ホストコンピュータ３に接続し実行ずべき所定のプログ
ラムが格納されているディスクである。グラフィック部
２０において、５はホストコンピュータ３から線分の始
点と終点の座標や、その線分の色などのデータを指示す
る信号Ｓ、を入力し、これらの入力データに基づいて所
定の演算を行い、色データ信号Ｓ２とこれが書込まれる
べきメモリのアドレスを示す信号Ｓ３とを次段に出力す
る補間機構部、６はこの補間機構部５から色データ信号
Ｓ２とアドレス信号Ｓ３を入力し所定の画素数ごとに平
均化した色信号Ｓ２ａとそのアドレス信号Ｓ３ａを次段
に出力する中間値発生部、７はこの中間値発生部６から
のアドレス信号Ｓ３ａに対応して色信号３２ａを画素デ
ータとして格納するフレームメモリ、８はこのフレーム
メモリ７からのディジタル画像信号をアナログのビデオ
信号に変換するＤ／Ａ変換器、９はこのＤ／Ａ変換器８
からのビデオ信号により図形を表示するラスタ・スキャ
ン方式のＣＲＴである。
構成ブロック図である。モデリング部１０において、１
は図形表示を行う際に必要な座標データや色データを入
力するためのキーボード、２は同タブレット、３は前記
キーボード１およびタブレット２が接続し本図形表示装
置全体の動作を制御するホストコンピュータ、４はこの
ホストコンピュータ３に接続し実行ずべき所定のプログ
ラムが格納されているディスクである。グラフィック部
２０において、５はホストコンピュータ３から線分の始
点と終点の座標や、その線分の色などのデータを指示す
る信号Ｓ、を入力し、これらの入力データに基づいて所
定の演算を行い、色データ信号Ｓ２とこれが書込まれる
べきメモリのアドレスを示す信号Ｓ３とを次段に出力す
る補間機構部、６はこの補間機構部５から色データ信号
Ｓ２とアドレス信号Ｓ３を入力し所定の画素数ごとに平
均化した色信号Ｓ２ａとそのアドレス信号Ｓ３ａを次段
に出力する中間値発生部、７はこの中間値発生部６から
のアドレス信号Ｓ３ａに対応して色信号３２ａを画素デ
ータとして格納するフレームメモリ、８はこのフレーム
メモリ７からのディジタル画像信号をアナログのビデオ
信号に変換するＤ／Ａ変換器、９はこのＤ／Ａ変換器８
からのビデオ信号により図形を表示するラスタ・スキャ
ン方式のＣＲＴである。
第２図は中間値発生部６の構成を示すブロック回路図で
、１１は前記補間機構部５からのアドレス信号Ｓ３の一
部を入力するマルチプレクサ、１２．１３はこのマルチ
プレクサ１１の出力により制御され１ライン分の色デー
タ信号Ｓ２を記憶するメモリ、１４．１５はこのマルチ
プレクサ１１の出力により制御され次のラインの各１画
素分の色データ信号Ｓ２を保持するレジスタ、１６は前
記メモリ１２．１３の出力データ同志を加算する加算器
、１７は前記レジスタ１４．１５の出力データ同志を加
算する加痺器、１８は前記加算器１６．１７の出力デー
タ同志を加算して色信号ｓ２ａを発生する加算器である
。
、１１は前記補間機構部５からのアドレス信号Ｓ３の一
部を入力するマルチプレクサ、１２．１３はこのマルチ
プレクサ１１の出力により制御され１ライン分の色デー
タ信号Ｓ２を記憶するメモリ、１４．１５はこのマルチ
プレクサ１１の出力により制御され次のラインの各１画
素分の色データ信号Ｓ２を保持するレジスタ、１６は前
記メモリ１２．１３の出力データ同志を加算する加算器
、１７は前記レジスタ１４．１５の出力データ同志を加
算する加痺器、１８は前記加算器１６．１７の出力デー
タ同志を加算して色信号ｓ２ａを発生する加算器である
。
上記のような構成の装置の動作を以下に説明する。ここ
では５１２Ｘ５１２画素で表示する場合を示す。モデリ
ング部１ｏは、キーボード１やタブレット２から入力さ
れたデータに基づいて、ホストコンピュータ３がＣＲＴ
画面上へ適切な図形を表示するための座標データや色デ
ータを演算し、図形を設計する機能を果す。
では５１２Ｘ５１２画素で表示する場合を示す。モデリ
ング部１ｏは、キーボード１やタブレット２から入力さ
れたデータに基づいて、ホストコンピュータ３がＣＲＴ
画面上へ適切な図形を表示するための座標データや色デ
ータを演算し、図形を設計する機能を果す。
グラフィック部２０はモデリング部１０からの信号を可
視化する機能を有する。補間機構部５はホストコンピュ
ータ３からの入力データＳ１に基づき、実際の表示画素
数の縦横２倍づつすなわち４倍の大きさの１０２４Ｘ１
０２４画素を想定した図形出力を発生する。アドレス出
力Ｓ３は、Ｘ。
視化する機能を有する。補間機構部５はホストコンピュ
ータ３からの入力データＳ１に基づき、実際の表示画素
数の縦横２倍づつすなわち４倍の大きさの１０２４Ｘ１
０２４画素を想定した図形出力を発生する。アドレス出
力Ｓ３は、Ｘ。
ｙそれぞれの方向に１０ビツトづつ計２０ビットの信号
（Ｘ方向：ＡＤＲＯ−ＡＤＲ９，Ｖ方向；ＡＤＲ１０−
ＡＤＲ１９）となっている。第４図は上記図形出力の一
例における多角形の一部を示す説明図である。
（Ｘ方向：ＡＤＲＯ−ＡＤＲ９，Ｖ方向；ＡＤＲ１０−
ＡＤＲ１９）となっている。第４図は上記図形出力の一
例における多角形の一部を示す説明図である。
中間値発生部６において、補間機構部５からの１０２４
Ｘ１０２４画素の図形データ出力は、マルチプレクサ１
１により制御されて下記の順序でメモリ１２，１３．レ
ジスタ１４．１５に２（仮想）走査線づつ格納される。
Ｘ１０２４画素の図形データ出力は、マルチプレクサ１
１により制御されて下記の順序でメモリ１２，１３．レ
ジスタ１４．１５に２（仮想）走査線づつ格納される。
すなわち、第３図の説明図に示すように、先ず最初の走
査線Ｌ１の一本分をメモリ１２（図の画素Ｏ）とメモリ
１３（図の画素１）に交互に格納し、次の走査線を１゛
画素づつレジスタ１４（図の画素２）と１５（図の画素
３）に交互に格納する。レジスタ１５への…込みか行な
われたときに、メモリ１２．１３およびレジスタ１４．
１５に格納された画素データが加０１１６，１７に出力
され、上記画素Ｏ〜３のデータが加算される。加篩器１
８で出力データの下位２ビツトを切捨てることにより、
４で割る操作を行う。この結果、加算器１８の色データ
出力Ｓ２ａとして、４画素ごとに出力を平均化した信号
を発生し、レジスタ１５への書込み制御信号と同じタイ
ミングのＷＲＩＴＥ信号によりフレームメモリ７のアド
レス信号８３ａで指定される位置に書込まれる。アドレ
ス信号Ｓｓａは、アドレス信号Ｓ３のＡＤＲ１〜９をｘ
＄標用、ＡＤＲ１１〜１９をｙ座標用に用いている。
査線Ｌ１の一本分をメモリ１２（図の画素Ｏ）とメモリ
１３（図の画素１）に交互に格納し、次の走査線を１゛
画素づつレジスタ１４（図の画素２）と１５（図の画素
３）に交互に格納する。レジスタ１５への…込みか行な
われたときに、メモリ１２．１３およびレジスタ１４．
１５に格納された画素データが加０１１６，１７に出力
され、上記画素Ｏ〜３のデータが加算される。加篩器１
８で出力データの下位２ビツトを切捨てることにより、
４で割る操作を行う。この結果、加算器１８の色データ
出力Ｓ２ａとして、４画素ごとに出力を平均化した信号
を発生し、レジスタ１５への書込み制御信号と同じタイ
ミングのＷＲＩＴＥ信号によりフレームメモリ７のアド
レス信号８３ａで指定される位置に書込まれる。アドレ
ス信号Ｓｓａは、アドレス信号Ｓ３のＡＤＲ１〜９をｘ
＄標用、ＡＤＲ１１〜１９をｙ座標用に用いている。
第５図は色データ出力８２ａの相対値を画素位置に対応
して示した説明図である。
して示した説明図である。
フレームメモリ７に対する色データ出力Ｓ２ａの１フレ
一ム分の書込みデータ数は補間機構部５からの出力Ｓ２
のデータ数の１／４となり、ちょうど実際の表示画素数
５１２Ｘ５１２と等しくなるが、色データ出力３２ａが
中間的な値をとることができるので、表示図形の境界で
は明るさが徐々に変化し、ギザギザ（エイリアシング）
のない滑かな表示となる（アンチ・エイリアシング機能
）。第６図は色データ出力Ｓ２ａにもとづく表示図形を
、各画素を明るさに対応した大きさで表すことにより、
この様子を示した説明図である。第７図はこれを従来の
装置の場合と比較するために示した説明図である。フレ
ームメモリ７へその走査ｔａ１本分の書込みが終了する
と、補間機構部５からのＣＬＥＡＲ信号によりメモリ１
２．１３およびレジスタ１４．１５をクリアし、次の走
査線書込みに備える。
一ム分の書込みデータ数は補間機構部５からの出力Ｓ２
のデータ数の１／４となり、ちょうど実際の表示画素数
５１２Ｘ５１２と等しくなるが、色データ出力３２ａが
中間的な値をとることができるので、表示図形の境界で
は明るさが徐々に変化し、ギザギザ（エイリアシング）
のない滑かな表示となる（アンチ・エイリアシング機能
）。第６図は色データ出力Ｓ２ａにもとづく表示図形を
、各画素を明るさに対応した大きさで表すことにより、
この様子を示した説明図である。第７図はこれを従来の
装置の場合と比較するために示した説明図である。フレ
ームメモリ７へその走査ｔａ１本分の書込みが終了する
と、補間機構部５からのＣＬＥＡＲ信号によりメモリ１
２．１３およびレジスタ１４．１５をクリアし、次の走
査線書込みに備える。
なお上記の実施例において、色データのビット数を８ビ
ツトとしているが、フレームメモリのビット数に応じて
任意のビット数とすることができる。
ツトとしているが、フレームメモリのビット数に応じて
任意のビット数とすることができる。
またカラーグラフィックスの場合は、色データとしてＲ
ＧＢ３色それぞれについて上記の装置を構成すればよい
。
ＧＢ３色それぞれについて上記の装置を構成すればよい
。
また上記の実施例は表示画素数が５１２Ｘ５１２の場合
であるが、１０２４Ｘ１０２４，２０４８Ｘ２０４８な
どの任意の表示画素数とすることができる。
であるが、１０２４Ｘ１０２４，２０４８Ｘ２０４８な
どの任意の表示画素数とすることができる。
また上記の実施例では２Ｘ２−４画素ごとの平均値を用
いているが、４Ｘ４−１６画素あるいは８Ｘ８−６４画
素ごとに平均してより中間値のきめを細かくしてもよい
。５１２Ｘ５１２の表示画素に対して、１６画素の場合
には２０４８Ｘ２０４８画素を想定し、６４画素の場合
には４０９６Ｘ４０９６画素を想定すればよい。
いているが、４Ｘ４−１６画素あるいは８Ｘ８−６４画
素ごとに平均してより中間値のきめを細かくしてもよい
。５１２Ｘ５１２の表示画素に対して、１６画素の場合
には２０４８Ｘ２０４８画素を想定し、６４画素の場合
には４０９６Ｘ４０９６画素を想定すればよい。
（発明の効果）
以上述べたように本発明によれば、ラスタ・スキャン方
式のグラフィック・ディスプレイにおいて、表示する図
形の周囲に生じるギザギザを目立たないようにした固形
表示装置を簡単な構成で実現することができる。
式のグラフィック・ディスプレイにおいて、表示する図
形の周囲に生じるギザギザを目立たないようにした固形
表示装置を簡単な構成で実現することができる。
第１図は本発明に係る図形表示装置の一実施例を示す構
成ブロック図、第２図は第１図′４Ａ置の要部の構成を
示すブロック回路図、第３図〜第６図は第１図装置の動
作を説明するだめの動作説明図、第７図〜第９図は従来
の図形表示の様子を示す説明図である。 ５・・・補間手段、６・・・中間値発生手段、Ｓ２・・
・補間手段の図形出力、Ｓ２ａ・・・図形表示出力。
成ブロック図、第２図は第１図′４Ａ置の要部の構成を
示すブロック回路図、第３図〜第６図は第１図装置の動
作を説明するだめの動作説明図、第７図〜第９図は従来
の図形表示の様子を示す説明図である。 ５・・・補間手段、６・・・中間値発生手段、Ｓ２・・
・補間手段の図形出力、Ｓ２ａ・・・図形表示出力。
Claims (2)
- （１）画素数Ａで図形表示を行う図形表示装置において
、前記画素数Ａの整数ｎ倍の画素数ｎＡに対応する図形
出力を発生する補間手段と、この補間手段の図形出力を
ｎ画素毎に平均化した出力を前記画素数Ａの図形表示出
力として発生する中間値発生手段とを備えたことを特徴
とする図形表示装置。 - （２）中間値発生手段が補間手段から出力される画素信
号をｌ行づつ保持する保持手段とこの保持手段から各行
ごとにｍ画素づつ出力されるｌｍ画素の信号を加算する
加算手段とを備えｌｍ＝ｎであることを特徴とする特許
請求の範囲第１項記載の図形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60128917A JPS61285489A (ja) | 1985-06-13 | 1985-06-13 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60128917A JPS61285489A (ja) | 1985-06-13 | 1985-06-13 | 図形表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61285489A true JPS61285489A (ja) | 1986-12-16 |
| JPH041356B2 JPH041356B2 (ja) | 1992-01-10 |
Family
ID=14996567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60128917A Granted JPS61285489A (ja) | 1985-06-13 | 1985-06-13 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61285489A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01195583A (ja) * | 1988-01-29 | 1989-08-07 | Nec Corp | 画像重畳方式 |
| JPH03107762U (ja) * | 1990-02-16 | 1991-11-06 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162571A (en) * | 1981-03-30 | 1982-10-06 | Matsushita Electric Ind Co Ltd | Picture signal processing system |
-
1985
- 1985-06-13 JP JP60128917A patent/JPS61285489A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162571A (en) * | 1981-03-30 | 1982-10-06 | Matsushita Electric Ind Co Ltd | Picture signal processing system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01195583A (ja) * | 1988-01-29 | 1989-08-07 | Nec Corp | 画像重畳方式 |
| JPH03107762U (ja) * | 1990-02-16 | 1991-11-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH041356B2 (ja) | 1992-01-10 |
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