JPS61287233A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61287233A JPS61287233A JP60129654A JP12965485A JPS61287233A JP S61287233 A JPS61287233 A JP S61287233A JP 60129654 A JP60129654 A JP 60129654A JP 12965485 A JP12965485 A JP 12965485A JP S61287233 A JPS61287233 A JP S61287233A
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- Japan
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- polysilicon
- etching
- etched
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に半導体基板
に溝を形成するものに関する。
に溝を形成するものに関する。
ダイナミックメモリのギャパシタを作製するために、シ
リコン基板内に溝を形成する方法はよく知られている。
リコン基板内に溝を形成する方法はよく知られている。
溝の形状やその形成方法はすでに種々の提案がなされて
いるが、本発明に最も近（、ｓ従来技術として例えば、
１９８４年のコンファランス オン ソリッドステイｌ
〜デバイシイズ アントマテリアルズ（Ｃｏｎｆｅｒｅ
ｎｃｅ ｏｎ ５ｏｌｉｄＳｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄ Ｈａｔｅｒｉａｌｓ ）において発表された
ウルトラ シャープ トレンチ キャパシターズ フォ
ームド バイ ペリフェラルエツチング（Ｕｌｔｒａ
５ｈａｒｐ Ｔｒｅｎｃｈ Ｃａｐａｃｉｔｅｒｓ Ｆ
ｏｒｍｅｄ ｂｙＰｅｒｉｐｈｅｒａｌ Ｅｔｃｈｉｎ
ｇ）をあげることができる。以下この技術を添付図面の
第３図を参照して説明する。
いるが、本発明に最も近（、ｓ従来技術として例えば、
１９８４年のコンファランス オン ソリッドステイｌ
〜デバイシイズ アントマテリアルズ（Ｃｏｎｆｅｒｅ
ｎｃｅ ｏｎ ５ｏｌｉｄＳｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄ Ｈａｔｅｒｉａｌｓ ）において発表された
ウルトラ シャープ トレンチ キャパシターズ フォ
ームド バイ ペリフェラルエツチング（Ｕｌｔｒａ
５ｈａｒｐ Ｔｒｅｎｃｈ Ｃａｐａｃｉｔｅｒｓ Ｆ
ｏｒｍｅｄ ｂｙＰｅｒｉｐｈｅｒａｌ Ｅｔｃｈｉｎ
ｇ）をあげることができる。以下この技術を添付図面の
第３図を参照して説明する。
第３図（ａ）〜（ｄ）は従来技術による溝形成方法を説
明するための工程別断面図である。第３図（ａ）に承り
ように、シリコン基板１１上に酸化膜１２およびモリブ
デンシリサイド膜（ＭｏＳｉ２）１３を形成する。そし
てその表面に、フォトレジスト１４を所定の形状、例え
ば１μｍｘ１μｍ程度の矩形で形成する。
明するための工程別断面図である。第３図（ａ）に承り
ように、シリコン基板１１上に酸化膜１２およびモリブ
デンシリサイド膜（ＭｏＳｉ２）１３を形成する。そし
てその表面に、フォトレジスト１４を所定の形状、例え
ば１μｍｘ１μｍ程度の矩形で形成する。
次いで、この基板１１を０２とＣＣｌ４の混合ガスを用
いてＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ ［ｔｃｈ
ｉｎｇ）法によりエツチングする。このとき、０２とＣ
Ｃｌ４のａ度をうまく設定すれば、レジスト１４の周辺
部１５のＭｏＳｉ２膜１３のみをエツチングすることが
でき、第３図（ｂ）に示すような構造を得ることができ
る。これは、ＭｏＳｉ２のエツチングレートは０２が増
すと減少するが、レジスト１４の近くでは０２はレジス
ト自体を酸化するために消費されることを利用するもの
である。ずなわち、レジスト近傍でのｏ２淵度は低いま
まとなり、従ってこの領域ではＭｏＳｉ２のエツチング
レートは速くなる。その結果、ＭＯ８！２膜１３はレジ
ストパターン１４の外周に沿ってエツチングされること
になる。エツチング幅は０．５μｍ程度であ、る。
いてＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ ［ｔｃｈ
ｉｎｇ）法によりエツチングする。このとき、０２とＣ
Ｃｌ４のａ度をうまく設定すれば、レジスト１４の周辺
部１５のＭｏＳｉ２膜１３のみをエツチングすることが
でき、第３図（ｂ）に示すような構造を得ることができ
る。これは、ＭｏＳｉ２のエツチングレートは０２が増
すと減少するが、レジスト１４の近くでは０２はレジス
ト自体を酸化するために消費されることを利用するもの
である。ずなわち、レジスト近傍でのｏ２淵度は低いま
まとなり、従ってこの領域ではＭｏＳｉ２のエツチング
レートは速くなる。その結果、ＭＯ８！２膜１３はレジ
ストパターン１４の外周に沿ってエツチングされること
になる。エツチング幅は０．５μｍ程度であ、る。
次に、ＭｏＳｉ２膜１３のパターンをマスクにして酸化
膜１２およびシリコン基板１１をエツチングし、第３図
（Ｃ）に示すような深い満１６を形成する。そして、第
３図（ｄ）に示すように酸化Ｉｆ！Ｊ１２を除去した後
、表面に簿い酸化膜１７を形成し、さらに電極となるポ
リシリコン膜１８を形成してキャパシタを作る。
膜１２およびシリコン基板１１をエツチングし、第３図
（Ｃ）に示すような深い満１６を形成する。そして、第
３図（ｄ）に示すように酸化Ｉｆ！Ｊ１２を除去した後
、表面に簿い酸化膜１７を形成し、さらに電極となるポ
リシリコン膜１８を形成してキャパシタを作る。
このような従来の技術では、エツチングレートがガス系
のＭｉ分圧にＪ：って大きく変わるため、エツチングの
制御性が良くない。すなわら、酸素分圧が低すぎるどレ
ジス１一部以外のＭｏＳｉ２は全てエツチングされてし
まう。逆に酸素分圧が高づ゛ぎると全くエツチングが進
まず、逆にレジストの方がエツチングされて無くなって
しまう。
のＭｉ分圧にＪ：って大きく変わるため、エツチングの
制御性が良くない。すなわら、酸素分圧が低すぎるどレ
ジス１一部以外のＭｏＳｉ２は全てエツチングされてし
まう。逆に酸素分圧が高づ゛ぎると全くエツチングが進
まず、逆にレジストの方がエツチングされて無くなって
しまう。
このＪ：うに酸素分圧のコントロールが非常に難しいの
で、第３図に示した方法では再現性が悪い。
で、第３図に示した方法では再現性が悪い。
一般に、レジスト周囲のみをエツチングする技術は未だ
未熟な段階にあり、実際の工程に応用することが難しい
。
未熟な段階にあり、実際の工程に応用することが難しい
。
（発明の目的〕
本発明は前述した従来技術の欠点を解決するためになさ
れたもので、溝構造を半導体基板で再現性よく実現する
ことのできる半導体装置の製造方法を提供することを目
的とする。
れたもので、溝構造を半導体基板で再現性よく実現する
ことのできる半導体装置の製造方法を提供することを目
的とする。
上記の目的を達成するため本発明は、半導体基板の表面
に第１の膜（例えば窒化シリコン膜＋酸化シリコン膜）
を形成する第１の工程と、この第１の膜をパターニング
して所望のパターンを形成する第２の工程と、パターン
の側壁部に埋込み材〈例えば多結晶シリコン）を被着、
残存させる第３の工程と、この第３の工程で得られた構
造の表面に第２の膜（例えば酸化シリコン膜）を形成す
る第４の工程と、第２の膜を表面からエツチングして埋
込み材の頂部を露出さぼる第５の工程と、第１および第
２の膜をマスクにして埋込み材および半導体基板をエツ
チングする第６の工程とを備える半導体装置の製造方法
を提供するものである。
に第１の膜（例えば窒化シリコン膜＋酸化シリコン膜）
を形成する第１の工程と、この第１の膜をパターニング
して所望のパターンを形成する第２の工程と、パターン
の側壁部に埋込み材〈例えば多結晶シリコン）を被着、
残存させる第３の工程と、この第３の工程で得られた構
造の表面に第２の膜（例えば酸化シリコン膜）を形成す
る第４の工程と、第２の膜を表面からエツチングして埋
込み材の頂部を露出さぼる第５の工程と、第１および第
２の膜をマスクにして埋込み材および半導体基板をエツ
チングする第６の工程とを備える半導体装置の製造方法
を提供するものである。
以下、添付図面の第１図および第２図を参照して本発明
の実施例を説明する。第１図（ａ）〜（Ｆｌ）は一実施
例を示す製造工程別の断面図である。
の実施例を説明する。第１図（ａ）〜（Ｆｌ）は一実施
例を示す製造工程別の断面図である。
まずシリコン基板２１上に窒化ｗＡ等の下側絶縁膜２２
を形成し、その上に酸化膜等の上側絶縁膜２３を重ねて
形成する。そして、上側絶縁膜２３のみをパターニング
して第１図（ａ）に示すような形状を得る。なお、この
絶縁ｇ！１２２および２３の厚さは、おのおの例えば１
，０００人と４．０００人にしてＢ ＜のが望ましい。
を形成し、その上に酸化膜等の上側絶縁膜２３を重ねて
形成する。そして、上側絶縁膜２３のみをパターニング
して第１図（ａ）に示すような形状を得る。なお、この
絶縁ｇ！１２２および２３の厚さは、おのおの例えば１
，０００人と４．０００人にしてＢ ＜のが望ましい。
また、絶縁膜２３のパターニングに際しては、そのパタ
ーン形状は１μｍｘｌμ７ｒＬの穴としておくのが望ま
しい。
ーン形状は１μｍｘｌμ７ｒＬの穴としておくのが望ま
しい。
次いで第１図（ｂ）に示すように、埋め込み材としての
多結晶シリコン２４を約４０００１を積する。そしてＲ
ＩＥによりエツチングしくこれをエッヂバックと称する
）、第１図（Ｃ）のように上側絶縁膜２３の内側壁のみ
に多結晶シリコン２５として残存させる。この時、残存
する多結晶シリコン２５の幅は約３０００人となる。
多結晶シリコン２４を約４０００１を積する。そしてＲ
ＩＥによりエツチングしくこれをエッヂバックと称する
）、第１図（Ｃ）のように上側絶縁膜２３の内側壁のみ
に多結晶シリコン２５として残存させる。この時、残存
する多結晶シリコン２５の幅は約３０００人となる。
次いで酸化膜等の絶縁膜２６をｉｏ、ｏｏｏ入Ｘｔ ｖ
ｉする。このｊ「積した絶縁ＩＩ０ （酸化膜）２６は
厚いため、酸化膜２６の表面は第１図（ｄ）に示す如く
なだらかな形状となる。
ｉする。このｊ「積した絶縁ＩＩ０ （酸化膜）２６は
厚いため、酸化膜２６の表面は第１図（ｄ）に示す如く
なだらかな形状となる。
次に酸化膜２６をＲＩＥによってエッチバックすると、
第１図（ｅ）に示すように穴の中央部に酸化膜２７が残
り、多結晶シリコン２５の表面が露出する。そして、酸
化膜２７および上側絶縁膜２３をマスクとして頂部が露
出した多結晶シリコン２５とその直下の下側絶縁Ｆ１２
２をエツチングし、第１図（ｆ）に示す構造を１！′７
る。
第１図（ｅ）に示すように穴の中央部に酸化膜２７が残
り、多結晶シリコン２５の表面が露出する。そして、酸
化膜２７および上側絶縁膜２３をマスクとして頂部が露
出した多結晶シリコン２５とその直下の下側絶縁Ｆ１２
２をエツチングし、第１図（ｆ）に示す構造を１！′７
る。
引き続いてシリコン基板２１をＲＩＥにより３μｍの深
さにエツチングし、第３図（Ｃ＋）のように溝２８を形
成した構造を得る。この世酸化膜や窒化膜等の絶縁膜２
２．２３．２７を適当なエツチング剤を用いて除去し、
ゲー１− Ｍ化膜２９およびゲート電極３０を形成し第
１図（［））に示すような構造を得る。
さにエツチングし、第３図（Ｃ＋）のように溝２８を形
成した構造を得る。この世酸化膜や窒化膜等の絶縁膜２
２．２３．２７を適当なエツチング剤を用いて除去し、
ゲー１− Ｍ化膜２９およびゲート電極３０を形成し第
１図（［））に示すような構造を得る。
これによりダイブミックメモリ用のキャパシタが得られ
る。第２図は第１図（ｇ）に示す構造を立体的に示した
斜視図である。
る。第２図は第１図（ｇ）に示す構造を立体的に示した
斜視図である。
本発明は上記実施例に限定されるものではなく、種々の
変形が可能である。例えば上記実施例では、半導体基板
２１上に窒化ＩＦＪ２２を形成しその上に酸化膜２３を
設けるようにしているが、窒化膜２２を設けずに一層構
造とし、パターニングを半導体基板２１に達するまで行
なってもよい。また、上記実施例ではパターンの側壁部
に残す埋込み材をポリシリコンとしたが、モリブデンや
タングステン等の高融点金属を用いることもできる。ま
た、絶縁膜はシリコン酸化膜やシリコン窒化膜に限られ
るものではなく、エツチングを選択的に行えるものであ
ればいかなるものでもよい。
変形が可能である。例えば上記実施例では、半導体基板
２１上に窒化ＩＦＪ２２を形成しその上に酸化膜２３を
設けるようにしているが、窒化膜２２を設けずに一層構
造とし、パターニングを半導体基板２１に達するまで行
なってもよい。また、上記実施例ではパターンの側壁部
に残す埋込み材をポリシリコンとしたが、モリブデンや
タングステン等の高融点金属を用いることもできる。ま
た、絶縁膜はシリコン酸化膜やシリコン窒化膜に限られ
るものではなく、エツチングを選択的に行えるものであ
ればいかなるものでもよい。
さらに上記実施例では、絶縁膜２６として酸化膜を用い
たが、例えばリンをドープした酸化膜をイ１積させて９
００℃以上の熱処理を行ない、この膜を溶融１゛ること
により、更に平坦な膜としてもＪ：い。このような膜を
使うと、後続の工程におけるパターン形成が容易となる
。
たが、例えばリンをドープした酸化膜をイ１積させて９
００℃以上の熱処理を行ない、この膜を溶融１゛ること
により、更に平坦な膜としてもＪ：い。このような膜を
使うと、後続の工程におけるパターン形成が容易となる
。
本発明はダイナミックメモリのキＶバシタ構造だけでな
く、半導体基板上での素子分離（アイソレーション）等
にも広く応用できる。
く、半導体基板上での素子分離（アイソレーション）等
にも広く応用できる。
以上の通り本発明では、すでに確立され、でいるエッチ
バック技術を用いてパターンの側壁部に埋込み材（例え
ばポリシリコン）を残存させ、その後埋込み材およびそ
の下の基板をエツチングするようにしたので、従来と同
様の構造を再現性よく実現することがでさる半導体装首
の製造方法が得られる。
バック技術を用いてパターンの側壁部に埋込み材（例え
ばポリシリコン）を残存させ、その後埋込み材およびそ
の下の基板をエツチングするようにしたので、従来と同
様の構造を再現性よく実現することがでさる半導体装首
の製造方法が得られる。
また、マスクステップ数は従来例と同じく１回のみで済
むという利点がある。さらに従来の技術ではレジストパ
ターンの外側に溝を形成しているが、本発明の場合には
最初のレジストパターンの内側に溝を形成することがで
きるため、レジストパターン寸法が同じであれば本発明
の方が溝の大きさを微細化できるという利点がある。
むという利点がある。さらに従来の技術ではレジストパ
ターンの外側に溝を形成しているが、本発明の場合には
最初のレジストパターンの内側に溝を形成することがで
きるため、レジストパターン寸法が同じであれば本発明
の方が溝の大きさを微細化できるという利点がある。
第１図は本発明の一実施例を示す製造工程別の断面図、
第２図は第１図（ｑ）に示す構造を立体的に示した斜視
図、第３図は従来の製造方法を示す工程別の断面図であ
る。 ２１・・・シリコン基板、２２・・・下側絶縁膜（窒素
膜）、２３・・・上側絶縁ＴＩ！Ａ（ＦＦ化膜）、２４
・・・多結晶シリコン、２５・・・残存する多結晶シリ
コン、２６・・・絶縁膜（酸化！Ｊ）、２７・・・残存
する絶縁膜、２８・・・溝。 出願人代理人 猪 股 清 ｂ Ｉ 圀 も２ 図
第２図は第１図（ｑ）に示す構造を立体的に示した斜視
図、第３図は従来の製造方法を示す工程別の断面図であ
る。 ２１・・・シリコン基板、２２・・・下側絶縁膜（窒素
膜）、２３・・・上側絶縁ＴＩ！Ａ（ＦＦ化膜）、２４
・・・多結晶シリコン、２５・・・残存する多結晶シリ
コン、２６・・・絶縁膜（酸化！Ｊ）、２７・・・残存
する絶縁膜、２８・・・溝。 出願人代理人 猪 股 清 ｂ Ｉ 圀 も２ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の表面に第１の膜を形成する第１の工程
と、この第１の膜をパターニングして所望のパターンを
形成する第２の工程と、前記パターンの側壁部に埋込み
材を被着、残存させる第３の工程と、この第３の工程で
得られた構造の表面に第２の膜を形成する第４の工程と
、前記第２の膜を表面からエッチングして前記埋込み材
の頂部を露出させる第５の工程と、前記第１および第２
の膜をマスクにして前記埋込み材および半導体基板をエ
ッチングする第６の工程とを備える半導体装置の製造方
法。 ２、前記第１の工程は、前記半導体基板の表面に下側膜
を形成する工程と、この下側膜上に上側膜を形成する工
程とを含み、前記第２の工程は前記上側膜をパターニン
グして所望のパターンを形成する工程からなる特許請求
の範囲第１項記載の半導体装置の製造方法。 ３、前記下側膜は窒化シリコン膜であり、前記上側膜は
酸化シリコン膜である特許請求の範囲第２項記載の半導
体装置の製造方法。 ４、前記埋込み材は多結晶シリコンである特許請求の範
囲第１項乃至第３項のいずれかに記載の半導体装置の製
造方法。 ５、前記第２の膜は酸化シリコン膜である特許請求の範
囲第１項乃至第４項のいずれかに記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129654A JPS61287233A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60129654A JPS61287233A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287233A true JPS61287233A (ja) | 1986-12-17 |
Family
ID=15014855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60129654A Pending JPS61287233A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287233A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839305A (en) * | 1988-06-28 | 1989-06-13 | Texas Instruments Incorporated | Method of making single polysilicon self-aligned transistor |
| US7049206B2 (en) | 1998-05-14 | 2006-05-23 | Micron Technology, Inc. | Device isolation for semiconductor devices |
-
1985
- 1985-06-14 JP JP60129654A patent/JPS61287233A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4839305A (en) * | 1988-06-28 | 1989-06-13 | Texas Instruments Incorporated | Method of making single polysilicon self-aligned transistor |
| US7049206B2 (en) | 1998-05-14 | 2006-05-23 | Micron Technology, Inc. | Device isolation for semiconductor devices |
| US7358596B2 (en) | 1998-05-14 | 2008-04-15 | Micron Technology, Inc. | Device isolation for semiconductor devices |
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