JPS6130798B2 - - Google Patents
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- Publication number
- JPS6130798B2 JPS6130798B2 JP14249080A JP14249080A JPS6130798B2 JP S6130798 B2 JPS6130798 B2 JP S6130798B2 JP 14249080 A JP14249080 A JP 14249080A JP 14249080 A JP14249080 A JP 14249080A JP S6130798 B2 JPS6130798 B2 JP S6130798B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- dial pulse
- clock
- address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q1/00—Details of selecting apparatus or arrangements
- H04Q1/18—Electrical details
- H04Q1/30—Signalling arrangements; Manipulation of signalling currents
- H04Q1/32—Signalling arrangements; Manipulation of signalling currents using trains of DC pulses
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
Description
【発明の詳細な説明】
本発明は電話回線の信号装置に係り、特にダイ
ヤルパルス信号の時間幅を延長するための変換装
置に関する。
ヤルパルス信号の時間幅を延長するための変換装
置に関する。
国際通信回線においては、回線の運用保守上の
業務打合せを容易に行えるよう各国の回線統制局
や中継局相互間に通常打合電話回線が設定され
る。例えば国際通信の一方式である国際海底ケー
ブル中継方式では、この方式に接続する全ての回
線統制局、海底ケーブル陸揚局のいずれの間でも
打合せ電話回線による業務打合せが可能となつて
いる。
業務打合せを容易に行えるよう各国の回線統制局
や中継局相互間に通常打合電話回線が設定され
る。例えば国際通信の一方式である国際海底ケー
ブル中継方式では、この方式に接続する全ての回
線統制局、海底ケーブル陸揚局のいずれの間でも
打合せ電話回線による業務打合せが可能となつて
いる。
このような打合電話回線は、それぞれの局間に
異なつた電話回線を設定するのではなく、全ての
局が送受信可能な特定の電話回線１チヤンネルを
共用する形で設定され、局毎に識別番号が割当て
られて、識別番号をダイヤルすることで任意の局
を呼び出せるように構成されている。（このよう
な方式はオムニバス方式と呼ばれている。）こう
したオムニバス打合電話回線を設定する場合に
は、ダイヤルのための信号方式を統一することが
必要であり通常国際間においてはCCITT勧告に
準拠している。しかしながら各国の事情によつて
採用している交換機が異なり、信号条件が合致せ
ずダイヤル呼出しができないことがある。このよ
うな場合には、打合電話回線に割当てられたチヤ
ンネルに常時スピーカを接続しておき音声によつ
て相手を呼び出している。
異なつた電話回線を設定するのではなく、全ての
局が送受信可能な特定の電話回線１チヤンネルを
共用する形で設定され、局毎に識別番号が割当て
られて、識別番号をダイヤルすることで任意の局
を呼び出せるように構成されている。（このよう
な方式はオムニバス方式と呼ばれている。）こう
したオムニバス打合電話回線を設定する場合に
は、ダイヤルのための信号方式を統一することが
必要であり通常国際間においてはCCITT勧告に
準拠している。しかしながら各国の事情によつて
採用している交換機が異なり、信号条件が合致せ
ずダイヤル呼出しができないことがある。このよ
うな場合には、打合電話回線に割当てられたチヤ
ンネルに常時スピーカを接続しておき音声によつ
て相手を呼び出している。
本発明は上述の実情に鑑みなされたもので、ダ
イヤル信号条件が異なつてもダイヤル呼び出しを
可能とする構成の簡単なダイヤル信号変換装置を
提供することを目的とし、特にダイヤルパルス信
号の送出時間をT1からT2に変換する（時間を長
くする）ものであつて、原理的には入力ダイヤル
パルス信号をサンプリングし、サンプル値を速い
クロツクでメモリに書き込み、遅いクロツクでメ
モリから読み出し、クロツクスピードの比だけダ
イヤルパルスの送出時間を長くすることを目的と
する。従来から同じ原理を採用したダイヤルパル
スのスピード変換装置などがあるが、書き込みク
ロツクと読み出しクロツクとの間のタイミングに
厳しい規制があるためタイミングパルス作成回路
が複雑であり、また全ての情報（サンプル値）を
書き込んだ後に読み出すために相当量のメモリ容
量が必要であるとともに時間遅れが伴つていた。
イヤル信号条件が異なつてもダイヤル呼び出しを
可能とする構成の簡単なダイヤル信号変換装置を
提供することを目的とし、特にダイヤルパルス信
号の送出時間をT1からT2に変換する（時間を長
くする）ものであつて、原理的には入力ダイヤル
パルス信号をサンプリングし、サンプル値を速い
クロツクでメモリに書き込み、遅いクロツクでメ
モリから読み出し、クロツクスピードの比だけダ
イヤルパルスの送出時間を長くすることを目的と
する。従来から同じ原理を採用したダイヤルパル
スのスピード変換装置などがあるが、書き込みク
ロツクと読み出しクロツクとの間のタイミングに
厳しい規制があるためタイミングパルス作成回路
が複雑であり、また全ての情報（サンプル値）を
書き込んだ後に読み出すために相当量のメモリ容
量が必要であるとともに時間遅れが伴つていた。
本発明の特徴はサンプリングクロツク（CLS）
のレベルに従つてリードモードとライトモードの
設定が可能で、ライトモードの時入力端子１から
の入力ダイヤルパルスの状態を指定されたアドレ
スに書き込み、リードードの時指定されたアドレ
スの内容を読み出すメモリ１３と、メモリ１３の
ライトモードにおけるアドレスを指定する第１カ
ウンタ９と、メモリ１３のリードモードにおける
アドレスを指定する第２カウンタ１０と、第１カ
ウンタ９を歩進させる書き込みクロツク（CLW）
を発生する回路３と、第２カウンタ１０を歩進さ
せる読み出しクロツク（CLR）を発生する回路４
と、入力ダイヤパルスの始端で上記各回路を始動
させ、第２カウンタ１０が予じめ定められる値に
達した時点で上記各回路の動作を停止させるダイ
ヤルパルス検出器１１とを有し、上記各クロツク
の速度の間にCLS≫CLW＞CLRの関係が満足され
るごときダイヤルパルス信号変換装置にある。各
クロツク（CLS，CLW，CLR）を上記不等式を満
足させる範囲で任意に設定出来ること、及び入力
パルスの全ビツトの書き込みが終了する前に出力
パルスの読み出しを行なうことが出来ることは本
発明の重要な特徴である。
のレベルに従つてリードモードとライトモードの
設定が可能で、ライトモードの時入力端子１から
の入力ダイヤルパルスの状態を指定されたアドレ
スに書き込み、リードードの時指定されたアドレ
スの内容を読み出すメモリ１３と、メモリ１３の
ライトモードにおけるアドレスを指定する第１カ
ウンタ９と、メモリ１３のリードモードにおける
アドレスを指定する第２カウンタ１０と、第１カ
ウンタ９を歩進させる書き込みクロツク（CLW）
を発生する回路３と、第２カウンタ１０を歩進さ
せる読み出しクロツク（CLR）を発生する回路４
と、入力ダイヤパルスの始端で上記各回路を始動
させ、第２カウンタ１０が予じめ定められる値に
達した時点で上記各回路の動作を停止させるダイ
ヤルパルス検出器１１とを有し、上記各クロツク
の速度の間にCLS≫CLW＞CLRの関係が満足され
るごときダイヤルパルス信号変換装置にある。各
クロツク（CLS，CLW，CLR）を上記不等式を満
足させる範囲で任意に設定出来ること、及び入力
パルスの全ビツトの書き込みが終了する前に出力
パルスの読み出しを行なうことが出来ることは本
発明の重要な特徴である。
以下図面により本発明の実施例を説明する。
第１図に本発明の概念を示す。図において(1)は
本発明による装置の入力となるダイヤルパルス信
号（時間長T1）、(2)は装置の出力となるダイヤル
パルス信号（時間長T2，T2＞T1）で共に14番をダ
イヤルした場合を示している。
本発明による装置の入力となるダイヤルパルス信
号（時間長T1）、(2)は装置の出力となるダイヤル
パルス信号（時間長T2，T2＞T1）で共に14番をダ
イヤルした場合を示している。
第２図は本発明による一実施例であり、１に入
力端子、２は出力端子、３は書き込みクロツク
CLW発生回路、４は読み出しクロツクCLR発生回
路、５はサンプリングクロツクCLS発生回路、
６，７，８はゲート回路、９は書き込みクロツク
CLWを計数しメモリアドレスを指定するためのカ
ウンタ、１０は読み出しクロツクCLRを計数しメ
モリアドレスを指定するためのカウンタ、１１は
入力ダイヤルパルスの始め（第１図のt0）でセツ
トされゲート６，７，８を開きカウンタ９，１０
を初期設定（カウンタの内容を０にする）し、カ
ウンタ１０の桁上りパルス（第１図の時刻t1で発
生する）でリセツトされゲート６，７，８を閉じ
るように動作するダイヤパルス検出器で、該ダイ
ヤパルス検出器は第１図における区間T2を指示
するものである。１２はサンプリングクロツク
CLSによつてカウンタ９と１０の出力を交互にメ
モリ１３に出力し、メモリ１３がリードモードの
時だけメモリ１３の出力をラツチ回路１４に出力
するリードライトセレクタ、１３はサンプリング
クロツクCLSによつてライトモードとリードモー
ドを交互に設定するメモリ（例えば製品名日本電
気(株)製のμPD2102が適用できる）、１４はリード
ライトセレクタ１２を介して入力されるメモリ１
３の出力情報をサンプリングクロツクCLSの周期
だけ保持するためのラツチ回路である。
力端子、２は出力端子、３は書き込みクロツク
CLW発生回路、４は読み出しクロツクCLR発生回
路、５はサンプリングクロツクCLS発生回路、
６，７，８はゲート回路、９は書き込みクロツク
CLWを計数しメモリアドレスを指定するためのカ
ウンタ、１０は読み出しクロツクCLRを計数しメ
モリアドレスを指定するためのカウンタ、１１は
入力ダイヤルパルスの始め（第１図のt0）でセツ
トされゲート６，７，８を開きカウンタ９，１０
を初期設定（カウンタの内容を０にする）し、カ
ウンタ１０の桁上りパルス（第１図の時刻t1で発
生する）でリセツトされゲート６，７，８を閉じ
るように動作するダイヤパルス検出器で、該ダイ
ヤパルス検出器は第１図における区間T2を指示
するものである。１２はサンプリングクロツク
CLSによつてカウンタ９と１０の出力を交互にメ
モリ１３に出力し、メモリ１３がリードモードの
時だけメモリ１３の出力をラツチ回路１４に出力
するリードライトセレクタ、１３はサンプリング
クロツクCLSによつてライトモードとリードモー
ドを交互に設定するメモリ（例えば製品名日本電
気(株)製のμPD2102が適用できる）、１４はリード
ライトセレクタ１２を介して入力されるメモリ１
３の出力情報をサンプリングクロツクCLSの周期
だけ保持するためのラツチ回路である。
なお本実施例の動作の理解を容易にするため第
３図にタイムチヤートを示した。図中１は入力ダ
イヤルパルス信号で点線及び実線の矢印がサンプ
ル値を示し、実線矢印が最終的にメモリー１３に
残るサンプル値、２はCLS、３はCLW、４は
CLR、５は出力ダイヤルパルス信号を示してい
る。
３図にタイムチヤートを示した。図中１は入力ダ
イヤルパルス信号で点線及び実線の矢印がサンプ
ル値を示し、実線矢印が最終的にメモリー１３に
残るサンプル値、２はCLS、３はCLW、４は
CLR、５は出力ダイヤルパルス信号を示してい
る。
次に動作を説明する。ダイヤルパルス検出器１
１によりダイヤルパルス列の始端が検出されると
ゲート６，７，８が開き、同時にカウンタ９，１
０が初期設定される。メモリ１３はサンプリング
クロツクCLSによつてリードモードＲとライトモ
ードＷを交互に繰返えすことになり、ライトモー
ドＷの時の入力ダイヤルパルス信号の状態“０”
又は“１”が、カウンタ９が指定するメモリアド
レスに書込まれ、実効的に入力ダイヤルパルス信
号がサンプリングされてメモリに書き込まれる。
後続するリードモードＲではカウンタ１０が指定
するメモリアドレスからメモリ内容が読み出され
リードライトセレクタ１２を介してラツチ回路１
４へ出力され、ラツチ回路１４は出力端子に次の
リードモードまで同じ次態を出力する。いま初期
設定されたカウンタ９，１０が共に０番地を指定
しているところから説明すると、入力ダイヤルパ
ルスのサンプル値はカウンタ９が書き込みクロツ
クCLWによつて１番地を指定するまでメモリ１３
の０番地に繰り返し書き込まれ、リードモードＲ
ではカウンタ１０が読み出しクロツクCLRによつ
て１番地を指定するまで同じ０番地の状態を繰り
返し読み出し、出力端子にその状態が現われるこ
とになる。ここで入力ダイヤルパルスと出力ダイ
ヤルパルスとの時間遅れは最初のビツトに対して
は１リードモードＲの時間だけであることが判
る。
１によりダイヤルパルス列の始端が検出されると
ゲート６，７，８が開き、同時にカウンタ９，１
０が初期設定される。メモリ１３はサンプリング
クロツクCLSによつてリードモードＲとライトモ
ードＷを交互に繰返えすことになり、ライトモー
ドＷの時の入力ダイヤルパルス信号の状態“０”
又は“１”が、カウンタ９が指定するメモリアド
レスに書込まれ、実効的に入力ダイヤルパルス信
号がサンプリングされてメモリに書き込まれる。
後続するリードモードＲではカウンタ１０が指定
するメモリアドレスからメモリ内容が読み出され
リードライトセレクタ１２を介してラツチ回路１
４へ出力され、ラツチ回路１４は出力端子に次の
リードモードまで同じ次態を出力する。いま初期
設定されたカウンタ９，１０が共に０番地を指定
しているところから説明すると、入力ダイヤルパ
ルスのサンプル値はカウンタ９が書き込みクロツ
クCLWによつて１番地を指定するまでメモリ１３
の０番地に繰り返し書き込まれ、リードモードＲ
ではカウンタ１０が読み出しクロツクCLRによつ
て１番地を指定するまで同じ０番地の状態を繰り
返し読み出し、出力端子にその状態が現われるこ
とになる。ここで入力ダイヤルパルスと出力ダイ
ヤルパルスとの時間遅れは最初のビツトに対して
は１リードモードＲの時間だけであることが判
る。
前述のように各クロツクのスピードは
CLS≫CLW＞CLRの関係にあるから、カウンタ９
がカウンタ１０より早く歩進されて１番地を指定
することになり、１番地の指定の直前のサンプル
値が０番地に残り、リードモードＲではカウンタ
１０が１番地を指定するまでは０番地の状態をひ
きつづき出力することになる。従つて入力ダイヤ
ルパルスが書き込みクロツクのスピードCLWと読
み出しクロツクのスピードCLRの比だけ延ばされ
て出力端子に現われることになる。以後上記動作
を繰返すことになる。
がカウンタ１０より早く歩進されて１番地を指定
することになり、１番地の指定の直前のサンプル
値が０番地に残り、リードモードＲではカウンタ
１０が１番地を指定するまでは０番地の状態をひ
きつづき出力することになる。従つて入力ダイヤ
ルパルスが書き込みクロツクのスピードCLWと読
み出しクロツクのスピードCLRの比だけ延ばされ
て出力端子に現われることになる。以後上記動作
を繰返すことになる。
メモリ１３の必要な容量は、第１図で示した時
間幅T1と書き込みクロツクCLWによつて予め定
まる。カウンタ１０が最後のアドレスを指定し終
つたらダイヤルパルスの処理が終了したものとし
てダイヤルパルス検出器１１をリセツトしゲート
６，７，８を閉じるように動作する。最後のアド
レスの指定は例えばカウンタ１０のオーバフロー
により検出される。
間幅T1と書き込みクロツクCLWによつて予め定
まる。カウンタ１０が最後のアドレスを指定し終
つたらダイヤルパルスの処理が終了したものとし
てダイヤルパルス検出器１１をリセツトしゲート
６，７，８を閉じるように動作する。最後のアド
レスの指定は例えばカウンタ１０のオーバフロー
により検出される。
以上説明したように、本発明によれば、各クロ
ツク間の同期をとる必要がなくCLS≫CLW＞CLR
の範囲において任意のスピードを選択することが
でき、クロツク発生回路を簡単にすることができ
るほか、処理のための時間遅れを無視できる程に
小さくすることができ、さらに入力ダイヤルパル
ス信号のサンプリングのために特別の回路も必要
としないので全体として処理速度の速い小型で構
成が簡単なダイヤルパルス変換装置を実現するこ
とができる。
ツク間の同期をとる必要がなくCLS≫CLW＞CLR
の範囲において任意のスピードを選択することが
でき、クロツク発生回路を簡単にすることができ
るほか、処理のための時間遅れを無視できる程に
小さくすることができ、さらに入力ダイヤルパル
ス信号のサンプリングのために特別の回路も必要
としないので全体として処理速度の速い小型で構
成が簡単なダイヤルパルス変換装置を実現するこ
とができる。
ひとつの実施例としてCLSを5KHz、CLWを133
Hz、CLRを106Hzとすると、入力ダイヤルパルス
は約25％引き延ばされて（１３３／１０６＝1.25）出力
され ることとなる。
Hz、CLRを106Hzとすると、入力ダイヤルパルス
は約25％引き延ばされて（１３３／１０６＝1.25）出力
され ることとなる。
第１図は本発明の基本概念の説明図、第２図は
本発明によるダイヤルパルス信号変換装置の構成
例、第３図は第２図の装置の動作説明図である。 １……入力端子、２……出力端子、３……書き
込みクロツク（CLW）、４………読み出しクロツ
ク（CLR）、５……サンプリングクロツク
（CLS）、６，７，８……ゲート、９……第１カウ
ンタ、１０……第２カウンタ、１１……ダイヤル
パルス検出器、１２……リードライトセレクタ、
１３……メモリ、１４……ラツチ。
本発明によるダイヤルパルス信号変換装置の構成
例、第３図は第２図の装置の動作説明図である。 １……入力端子、２……出力端子、３……書き
込みクロツク（CLW）、４………読み出しクロツ
ク（CLR）、５……サンプリングクロツク
（CLS）、６，７，８……ゲート、９……第１カウ
ンタ、１０……第２カウンタ、１１……ダイヤル
パルス検出器、１２……リードライトセレクタ、
１３……メモリ、１４……ラツチ。
Claims (1)
- １ サンプリングクロツク（CLS）のレベルに従
つてリードモードとライトモードの設定が可能
で、ライトモードの時入力端子１からの入力ダイ
ヤルパルスの状態を指定されたアドレスに書き込
み、リードモードの時指定されたアドレスの内容
を読み出すメモリ１３と、メモリ１３のライトモ
ードにおけるアドレスを指定する第１カウンタ９
と、メモリ１３のリードモードにおけるアドレス
を指定する第２カウンタ１０と、第１カウンタ９
を歩進させる書き込みクロツク（CLW）を発生す
る回路３と、第２カウント１０を歩進させる読み
出しクロツク（CLR）発生する回路４と、入力ダ
イヤルパルスの始端で上記各回路を始動させ、第
２カウンタ１０が予じめ定められる値に達した時
点で上記各回路の動作を停止させるダイヤルパル
ス検出器１１とを有し、上記各クロツクの速度の
間にCLS≫CLW＞CLRの関係満足されることを特
徴とする、ダイヤルパルス信号変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14249080A JPS5767394A (en) | 1980-10-14 | 1980-10-14 | Dial pulse signal converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14249080A JPS5767394A (en) | 1980-10-14 | 1980-10-14 | Dial pulse signal converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5767394A JPS5767394A (en) | 1982-04-23 |
| JPS6130798B2 true JPS6130798B2 (ja) | 1986-07-16 |
Family
ID=15316529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14249080A Granted JPS5767394A (en) | 1980-10-14 | 1980-10-14 | Dial pulse signal converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5767394A (ja) |
-
1980
- 1980-10-14 JP JP14249080A patent/JPS5767394A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5767394A (en) | 1982-04-23 |
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