JPS6133022A - 符号処理装置 - Google Patents
符号処理装置Info
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- JPS6133022A JPS6133022A JP15475784A JP15475784A JPS6133022A JP S6133022 A JPS6133022 A JP S6133022A JP 15475784 A JP15475784 A JP 15475784A JP 15475784 A JP15475784 A JP 15475784A JP S6133022 A JPS6133022 A JP S6133022A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は符号処理装置に関する発明であり。
特に誤シ訂正符号処理に関する。
従来ＣＦ（２ｂ）上で２重符号化を行うものに次のもの
があった。
があった。
第１図は従来のディジタル信号フォーマットで。
（１）は符号Ｃｖの符号化方向、（２）は符号ａｈの符
号化方向、（３）は情報シンボル部分、（４）は符号Ｃ
ｖ のチェックシンボル部分、（５）は符号ｃｈ のチ
ェックシンボル部分である。例としてｃＶ、ｃｈ共に最
小距離３のＲ８（Ｒｅｅｄ−８ｏＩｏｍｏｎ）符号で説
明する。
号化方向、（３）は情報シンボル部分、（４）は符号Ｃ
ｖ のチェックシンボル部分、（５）は符号ｃｈ のチ
ェックシンボル部分である。例としてｃＶ、ｃｈ共に最
小距離３のＲ８（Ｒｅｅｄ−８ｏＩｏｍｏｎ）符号で説
明する。
Ｃｖは（Ｎｖ、 Ｋｖ、 ３）符号、 ｃｈは（Ｎｈ、
Ｋｈ、 ３）符号である。なお（Ｎ、に、ｄ）線形符
号でＮは符号長。
Ｋｈ、 ３）符号である。なお（Ｎ、に、ｄ）線形符
号でＮは符号長。
Ｋは情報シンボル数、ｄは最小距離である。（３）の情
報シンボル部分はまずＫｖ Ｘ ｂビットごとにＣｖ符
号化され２個のチェックシンボル（４）が付加すれてＮ
ｖ Ｘ ｂのＣｖ符号語ができる。これがＫｈ 回縁シ
返えされる。次にｃｈ 方向の符号化がなされ２個のチ
ェックシンボル（５）が付加されて、 Ｎｈ シンボ
ルのｃｈ符号語ができる。これがＮｖ回繰り返えされ全
体としてＮｖ Ｘ Ｎｈ Ｘ ｂビットの符号語が得ら
れる。この符号はＣｖ方向、 ｃｈ方向共に最小距離３
あるのでＣｖ符号、 ｃｈ符号どちらかでみて単−誤
シならば誤シを訂正できる。Ｒ８符号の符号器復号器は
ＶＴＲ用ＰＣＭ録音アダプター（ＥＩＡＪ）。
報シンボル部分はまずＫｖ Ｘ ｂビットごとにＣｖ符
号化され２個のチェックシンボル（４）が付加すれてＮ
ｖ Ｘ ｂのＣｖ符号語ができる。これがＫｈ 回縁シ
返えされる。次にｃｈ 方向の符号化がなされ２個のチ
ェックシンボル（５）が付加されて、 Ｎｈ シンボ
ルのｃｈ符号語ができる。これがＮｖ回繰り返えされ全
体としてＮｖ Ｘ Ｎｈ Ｘ ｂビットの符号語が得ら
れる。この符号はＣｖ方向、 ｃｈ方向共に最小距離３
あるのでＣｖ符号、 ｃｈ符号どちらかでみて単−誤
シならば誤シを訂正できる。Ｒ８符号の符号器復号器は
ＶＴＲ用ＰＣＭ録音アダプター（ＥＩＡＪ）。
又はＤＡＤのＣＤプレーヤ用ＣＩＲＣ符号等で明らかで
あるのでここでは詳述しない。ところが従来技術はシン
ボルの並びの方向を一定に保っていルタめ例えば良く使
われるｂ＝＝８の場合、（５）の部分はＮｖ Ｘ １６
ビツトとなって冗長度が大きくなりすぎるという欠点が
あった。この部分を減らそうとするとｃｈ符号を例えば
パリティチェック符号等のよち訂正能力の劣った符号し
か用いることができなかった。
あるのでここでは詳述しない。ところが従来技術はシン
ボルの並びの方向を一定に保っていルタめ例えば良く使
われるｂ＝＝８の場合、（５）の部分はＮｖ Ｘ １６
ビツトとなって冗長度が大きくなりすぎるという欠点が
あった。この部分を減らそうとするとｃｈ符号を例えば
パリティチェック符号等のよち訂正能力の劣った符号し
か用いることができなかった。
本発明は従来のかかる不具合を除く目的でなされたもの
で符号処理装置において情報ビットをｂビット毎に６個
蓄積し、ｂ×ｂビットごとに異なる方向のｂビットを変
換するようにして冗長度を落すことなく、且又、Ｒ８符
号のような強力な誤り訂正符号をＣｈ、ＣＶ両符号に適
用可能にするものである。
で符号処理装置において情報ビットをｂビット毎に６個
蓄積し、ｂ×ｂビットごとに異なる方向のｂビットを変
換するようにして冗長度を落すことなく、且又、Ｒ８符
号のような強力な誤り訂正符号をＣｈ、ＣＶ両符号に適
用可能にするものである。
以下この発明の詳細な説明する。尚この明細書中、符号
処理装置とは符号化装置および復号化装置の双方を云い
、適宜それらを区別して符号化装置或いは復号化装置と
いう表現を使用する。第２図はこの実施例における符号
化フォーマットを示す図で、 、（ｌｌＦｉＣｖ符号の
符号化方向、（２）はｃｈ符号の符号化方向、（３）は
情報シンボル部分、（４）は符号Ｃｖのチェックシンボ
ル部分、（５）はｃｈのチェックシンボル部分である。
処理装置とは符号化装置および復号化装置の双方を云い
、適宜それらを区別して符号化装置或いは復号化装置と
いう表現を使用する。第２図はこの実施例における符号
化フォーマットを示す図で、 、（ｌｌＦｉＣｖ符号の
符号化方向、（２）はｃｈ符号の符号化方向、（３）は
情報シンボル部分、（４）は符号Ｃｖのチェックシンボ
ル部分、（５）はｃｈのチェックシンボル部分である。
従来技術とはｃｈ符号と符号ＣＶ符号の各シンボルでシ
ンボル内のビットがｂ×ｂのマトリックスのなかで交錯
している点が異なる。
ンボル内のビットがｂ×ｂのマトリックスのなかで交錯
している点が異なる。
第３図はこの発明の特徴である符号化フォーマットをつ
くし出す符号化器の実施例、第４図は本発明のものの復
号化器の実施例である。
くし出す符号化器の実施例、第４図は本発明のものの復
号化器の実施例である。
第３図で（７）は情報入力端子、（８）は出力端子、（
９）はＣｖ符号器、帥はＲＡＭメモリー、 （１１）は
ＲＡＭ アドレス制御回路、ロクはＳＰ変換器、０湯は
フォーマット変換器、０４はバッファーＲＡＭメモリー
、ｎｓＨバッファーＲＡＭアドレス制御回路、 （１１
９はｃｈ符号器、ａθは符号化制御回路である。
９）はＣｖ符号器、帥はＲＡＭメモリー、 （１１）は
ＲＡＭ アドレス制御回路、ロクはＳＰ変換器、０湯は
フォーマット変換器、０４はバッファーＲＡＭメモリー
、ｎｓＨバッファーＲＡＭアドレス制御回路、 （１１
９はｃｈ符号器、ａθは符号化制御回路である。
情報入力端子（７）から入力されたディジタル情報はＣ
ｖ符号のチェックシンボルが付加され、ＲＡＭメモＩＪ
−（１１へ逐次蓄積される。Ｃｖ ＄ｆ号化が完了する
とＲＡＭメモリα〔から読み出されたデータはＳＰ変換
器ａ邊へ入力されシリアルパラレル変換され更にフォー
マット変換器（１３でｂ×ｂビット毎にフォーマット変
換されてバッファーＲＡＭ メモリ（１４）へ入力され
る。ＳＰ変換器ｔｔａおよびフォーマット変換器０３の
動作の詳細は復号化装置でのべる。
ｖ符号のチェックシンボルが付加され、ＲＡＭメモＩＪ
−（１１へ逐次蓄積される。Ｃｖ ＄ｆ号化が完了する
とＲＡＭメモリα〔から読み出されたデータはＳＰ変換
器ａ邊へ入力されシリアルパラレル変換され更にフォー
マット変換器（１３でｂ×ｂビット毎にフォーマット変
換されてバッファーＲＡＭ メモリ（１４）へ入力され
る。ＳＰ変換器ｔｔａおよびフォーマット変換器０３の
動作の詳細は復号化装置でのべる。
バッファーＲＡＭメモリ（１４）はｂ Ｘ Ｋ’ｈ（Ｋ
’ｈ ＝ ｂ ＸＫｈ）ビットの容量を持つＲＡＭメモ
リでフォーマット変換器からの出力をｂ ｘ Ｋ′ｈ
ビットを符号化してｂｘＮ’ｈビットとし出力端子（８
）より送信する。
’ｈ ＝ ｂ ＸＫｈ）ビットの容量を持つＲＡＭメモ
リでフォーマット変換器からの出力をｂ ｘ Ｋ′ｈ
ビットを符号化してｂｘＮ’ｈビットとし出力端子（８
）より送信する。
以上の動作はすべて符号化制御回路αηの制御信号に基
づく。
づく。
第４図は本発明による復号化側の実施例である。
図でＱＳは復号化装置入力端子、ａ場は復号化装置出力
端子、 ｍ、 ｏｔ＋はスイッチ、 Ｉ、 Ｉｔ、■
、■は各々スイッチＣＭ、ＧＤの接続端子、（ハ）はＲ
ＡＭメモリ、（２）はアドレス制御回路、（財）はＣｈ
復号器、（ハ）はＣｖ復号器、弼は復号化制御回路、■
はｓｐ変換器、＠ハフオーマット変換器、＠はバッファ
−ＲＡＭメモリ、Ｃ１１はバッファーＲＡＭアドレス
制御回路、Ｉｆ、Ｉ２．・・・、Ｉ８はフォーマット変
換器（ハ）の入力端子、０１，０２．・・・、０８．は
フォーマット変換器（２）の出力端子である。
端子、 ｍ、 ｏｔ＋はスイッチ、 Ｉ、 Ｉｔ、■
、■は各々スイッチＣＭ、ＧＤの接続端子、（ハ）はＲ
ＡＭメモリ、（２）はアドレス制御回路、（財）はＣｈ
復号器、（ハ）はＣｖ復号器、弼は復号化制御回路、■
はｓｐ変換器、＠ハフオーマット変換器、＠はバッファ
−ＲＡＭメモリ、Ｃ１１はバッファーＲＡＭアドレス
制御回路、Ｉｆ、Ｉ２．・・・、Ｉ８はフォーマット変
換器（ハ）の入力端子、０１，０２．・・・、０８．は
フォーマット変換器（２）の出力端子である。
端子Ｑｌから出力された情報はスイッチ（至）を通過し
てＲＡＭ メモリ（２）に蓄積される。この時スイッチ
は端子■に接続されている。アドレス制御回路（ハ）は
該当アドレスをＲＡＭメモリに与える。
てＲＡＭ メモリ（２）に蓄積される。この時スイッチ
は端子■に接続されている。アドレス制御回路（ハ）は
該当アドレスをＲＡＭメモリに与える。
ＲＡＭメモリ（２）からのデータがＣｈ復号器（財）へ
スイッチｃ！０よシ転送される。このときスイッチＱＤ
は端子■へ接続されている。Ｃｈ復号器（財）は復号結
果を再びＲＡＭメモリ（２）へ端子■およびスイッチ四
を通過して書きこむ。この時はスイッチ翰は端子■へ接
続されている。アドレス制御回路（ハ）は該当アドレス
をＲＡＭメモリへ与える。
スイッチｃ！０よシ転送される。このときスイッチＱＤ
は端子■へ接続されている。Ｃｈ復号器（財）は復号結
果を再びＲＡＭメモリ（２）へ端子■およびスイッチ四
を通過して書きこむ。この時はスイッチ翰は端子■へ接
続されている。アドレス制御回路（ハ）は該当アドレス
をＲＡＭメモリへ与える。
次にＣｖｖ号器の説明に移るが、ＲＡＭメモリ０渇より
読み出されたデータは端子■を通りｓｐ変換器（５）へ
入力されパラレルデータとなる。８ビツトパラレルデー
タとなったデータはフォーマット変換器（至）によ５
ｂ×ｂビットごとにフォーマット変換されバッファーＲ
ＡＭ メモリのへ蓄積される。
読み出されたデータは端子■を通りｓｐ変換器（５）へ
入力されパラレルデータとなる。８ビツトパラレルデー
タとなったデータはフォーマット変換器（至）によ５
ｂ×ｂビットごとにフォーマット変換されバッファーＲ
ＡＭ メモリのへ蓄積される。
アドレス制御回路０１はこの書き込み動作を制御する。
バッファーＲＡＭメモリ翰はｂ Ｘ Ｎｖビットつまり
丁度Ｃｖ符符号仕分容量を持つ。バッファーＲＡＭアド
レス制御回路（７）は−符号腑分データが蓄積されるご
とにデータをＣｖｖ号器に）へ転送し復号を行い出力端
子（１！Ｊ ｊ り情報を出力する。
丁度Ｃｖ符符号仕分容量を持つ。バッファーＲＡＭアド
レス制御回路（７）は−符号腑分データが蓄積されるご
とにデータをＣｖｖ号器に）へ転送し復号を行い出力端
子（１！Ｊ ｊ り情報を出力する。
以上の動作は復号化制御回路（１）の指令に基いて行う
。
。
第５図は第４図中のフォーマット変換器（ハ）の詳細動
作説明図である。図中１１．Ｉ２．・・・、Ｉ８はフォ
ーマット変換器の入力端子でｓｐ変換器（５）に接続さ
れ、０１，０２．・・・、０８は出力端子でバッファー
ＲＡＩＪに接続される。又ｐ’ｔＪ（ｉ＝１．２．・・
・、８；ｊ＝１，２．・・・、８）は１ビツトのフリッ
プフロップ、８１，８２．・・・、 ８Ｂは８人力１
出力のセレクターゲート回路である。
作説明図である。図中１１．Ｉ２．・・・、Ｉ８はフォ
ーマット変換器の入力端子でｓｐ変換器（５）に接続さ
れ、０１，０２．・・・、０８は出力端子でバッファー
ＲＡＩＪに接続される。又ｐ’ｔＪ（ｉ＝１．２．・・
・、８；ｊ＝１，２．・・・、８）は１ビツトのフリッ
プフロップ、８１，８２．・・・、 ８Ｂは８人力１
出力のセレクターゲート回路である。
簡単のためタイミングクロック信号は図より省いである
。
。
ＲＡＭメモリ（ハ）より８ピツト毎に読み出されたデー
タＦｉｓｐ変換器罰によシ８ビットパラレルデータとな
り、まずフリップ７０ツブＦｌ、１゜Ｆ２，１．・・・
、Ｆ８，１に蓄積される。
タＦｉｓｐ変換器罰によシ８ビットパラレルデータとな
り、まずフリップ７０ツブＦｌ、１゜Ｆ２，１．・・・
、Ｆ８，１に蓄積される。
以上の動作が８回繰り返えされフリップフロップの配列
の縦の一列ごとにデータが入力され、最終的にＦｉ 、
ｊ（ｉ＝１． ２．・・・＋ ８： Ｊ−１ｔ
Ｌ・・・、８）には８×８ビツトのデータが蓄積される
。
の縦の一列ごとにデータが入力され、最終的にＦｉ 、
ｊ（ｉ＝１． ２．・・・＋ ８： Ｊ−１ｔ
Ｌ・・・、８）には８×８ビツトのデータが蓄積される
。
次に８−１セレクター８１．８２．・・・、Ｓ８は対応
する行毎のデータとして出力端子Ｏｆ、０２゜・・・、
０８より出力しバッファーＲＡＭ メモリは一符号語分
のデータが蓄積されたらＣＶ復号器（２５）へデータを
出力しＣｖ復号器Ｑツは復号を実行する。
する行毎のデータとして出力端子Ｏｆ、０２゜・・・、
０８より出力しバッファーＲＡＭ メモリは一符号語分
のデータが蓄積されたらＣＶ復号器（２５）へデータを
出力しＣｖ復号器Ｑツは復号を実行する。
復号結果が出力端子（１１から出力される。
このように本発明ではｃｈ力方向 Ｃｖｖ向共に２ビツ
ト分しかパリティチェック部分をとらなくても１両方向
に距離３０Ｒ８符号を用いることができる。
ト分しかパリティチェック部分をとらなくても１両方向
に距離３０Ｒ８符号を用いることができる。
すなわち本発明ではｂ×ｂビット内で符号Ｃｖ。
ｃｈのシンボルを互に交錯させているので共に同じガロ
ア体ＧＦ（２ｂ）上の符号化復号化を実行することがで
きるため訂正能力を劣下させず且、冗長度も増大させる
ことなく、誤り訂正効果を高めることができる。
ア体ＧＦ（２ｂ）上の符号化復号化を実行することがで
きるため訂正能力を劣下させず且、冗長度も増大させる
ことなく、誤り訂正効果を高めることができる。
なお説明の便宜上符号Ｃｖ、 ｃｈ に同じ最小距離３
のものを用いたが一般にどのような距離の組合せでも実
行可能である。
のものを用いたが一般にどのような距離の組合せでも実
行可能である。
更に今は２次元符号に限定して説明したが一般に多次元
の符号にも適用可能であることは言うまでもない。
の符号にも適用可能であることは言うまでもない。
第１図は従来技術の符号フォーマットの図、第２図は本
発明による符号フォーマットの図、第３図は本発明によ
る符号化装置としての符号処理装置の説明図、第４図は
本発明による復号化装置としての符号処理装置の説明図
、第５図は本発明による復号化装置としての符号処理装
置のなかのフォーマット変換器の説明図である。 第３図中（９）はＣＶ符号器、ａＱはｃｈ符号器、 （
１′ｌＪはシリアルパラレル変換器、０３はフォーマッ
ト変換器、ＩはバッファーＴＬＡＭ メモリー、第４
図中Ｑカはｃｈ復号器、（ホ）はＣｖｖ号器、＠はシリ
アルパラレル変換器、＠はフォーマット変換器、翰はバ
ッファーＲＡＭ メモリーである。 なお９図中同一あるいは相当部分には同一符号を付しで
ある。
発明による符号フォーマットの図、第３図は本発明によ
る符号化装置としての符号処理装置の説明図、第４図は
本発明による復号化装置としての符号処理装置の説明図
、第５図は本発明による復号化装置としての符号処理装
置のなかのフォーマット変換器の説明図である。 第３図中（９）はＣＶ符号器、ａＱはｃｈ符号器、 （
１′ｌＪはシリアルパラレル変換器、０３はフォーマッ
ト変換器、ＩはバッファーＴＬＡＭ メモリー、第４
図中Ｑカはｃｈ復号器、（ホ）はＣｖｖ号器、＠はシリ
アルパラレル変換器、＠はフォーマット変換器、翰はバ
ッファーＲＡＭ メモリーである。 なお９図中同一あるいは相当部分には同一符号を付しで
ある。
Claims (2)
- （１）ＧＦ（２＾ｂ）上で定義される符号で第一の方向
、第二の方向に各々符号化することにより２重符号化し
て送信し、受信側で第一の方向、第二の方向に復号化し
て元の情報を復号化するものにおいて情報ビットをｂビ
ットごとにｂ個蓄積し、ｂ×ｂビットごとに第一の方向
のｂビットと第二の方向のｂビットを変換するフォーマ
ット変換器を備えたことを特徴とする２重符号の符号化
装置。 - （２）ＧＦ（２＾ｂ）上で定義される符号で第一の方向
から第ｎの方向に各々符号化することにより、ｎ重符号
化して送信し、受信側で第一の方向から第ｎの方向に復
号化して元の情報を復号化するものにおいて情報ビット
をｂ＾ｎビットごとに蓄積し、ｂ＾ｎビットごとに第一
の方向から第ｎの方向のｂビットを変換するフォーマッ
ト変換器を備えたことを特徴とするｎ重符号の符号処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15475784A JPS6133022A (ja) | 1984-07-25 | 1984-07-25 | 符号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15475784A JPS6133022A (ja) | 1984-07-25 | 1984-07-25 | 符号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6133022A true JPS6133022A (ja) | 1986-02-15 |
Family
ID=15591232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15475784A Pending JPS6133022A (ja) | 1984-07-25 | 1984-07-25 | 符号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5125245A (en) * | 1989-11-28 | 1992-06-30 | Clover Mfg. Co., Ltd. | Knitting yarn guide |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526715A (en) * | 1978-08-16 | 1980-02-26 | Kokusai Denshin Denwa Co Ltd <Kdd> | Data string rearrangement unit |
| JPS5765937A (en) * | 1980-10-13 | 1982-04-21 | Matsushita Electric Ind Co Ltd | Split duplex interleave method |
| JPS5923941A (ja) * | 1982-07-30 | 1984-02-07 | Japan Radio Co Ltd | デ−タ配列変換回路 |
-
1984
- 1984-07-25 JP JP15475784A patent/JPS6133022A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5526715A (en) * | 1978-08-16 | 1980-02-26 | Kokusai Denshin Denwa Co Ltd <Kdd> | Data string rearrangement unit |
| JPS5765937A (en) * | 1980-10-13 | 1982-04-21 | Matsushita Electric Ind Co Ltd | Split duplex interleave method |
| JPS5923941A (ja) * | 1982-07-30 | 1984-02-07 | Japan Radio Co Ltd | デ−タ配列変換回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5125245A (en) * | 1989-11-28 | 1992-06-30 | Clover Mfg. Co., Ltd. | Knitting yarn guide |
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