JPS613457A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS613457A JPS613457A JP59123220A JP12322084A JPS613457A JP S613457 A JPS613457 A JP S613457A JP 59123220 A JP59123220 A JP 59123220A JP 12322084 A JP12322084 A JP 12322084A JP S613457 A JPS613457 A JP S613457A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- conductivity type
- film
- transistor
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置、特に短チャネルＭＯ８）
ランリスタの製造方法に関するものである。
ランリスタの製造方法に関するものである。
第１図（ａ）〜（ｄ）に従来のＭＯＢ型トランジスタの
製造工程断面図を示す。
製造工程断面図を示す。
従来、ＭＯ８型トランジスタの製造方法は、第１図（ａ
）に示されるようＩＣ導電性を有する７リコン基板１上
にゲート絶縁酸化膜２を形成する。次に第１図Φ）に示
されるようにトランジスタゲートを形成するための多結
晶シリコン膜３をＣＶＤ法により成長し、これにリン拡
散を行って導電性をもたせた後、リングラフィ技術を用
い、ゲートを形成する部分のみにフォト・レジスト４を
残す。次に第１図（ｅ）に示、されるように、前記の７
オト・レジスト４をマスクにして、前記の多結晶シリコ
ン膜３をドライ・エツチング法により不要部分、を除・
去し、トランジスタ・ゲートが作られる。このトランリ
スタ・ゲートをマスクに熱拡散やイオン押込み法などを
用いて基板と逆極性の導電型を有する不純物を基板表面
近傍に拡散し、ソース、ドレイン領域５を形成する。以
上の方法で製造されたＭＯ８型トランジスタの断面図を
第１図（ｄ）に示す。
）に示されるようＩＣ導電性を有する７リコン基板１上
にゲート絶縁酸化膜２を形成する。次に第１図Φ）に示
されるようにトランジスタゲートを形成するための多結
晶シリコン膜３をＣＶＤ法により成長し、これにリン拡
散を行って導電性をもたせた後、リングラフィ技術を用
い、ゲートを形成する部分のみにフォト・レジスト４を
残す。次に第１図（ｅ）に示、されるように、前記の７
オト・レジスト４をマスクにして、前記の多結晶シリコ
ン膜３をドライ・エツチング法により不要部分、を除・
去し、トランジスタ・ゲートが作られる。このトランリ
スタ・ゲートをマスクに熱拡散やイオン押込み法などを
用いて基板と逆極性の導電型を有する不純物を基板表面
近傍に拡散し、ソース、ドレイン領域５を形成する。以
上の方法で製造されたＭＯ８型トランジスタの断面図を
第１図（ｄ）に示す。
今日の半導体集積回路は、技術の開発、発展や市場の要
求に応えるべく、それまでの時代に比べ１チップ当りの
トランジスタ集積能力が飛躍的に向上した。また今後も
微細化は進められるが、従来技術では上記したようｅζ
７オト・レジストの残存パターンをマスクにして多結晶
シリコン膜をエツチングし、トランジスタ・ゲートを形
成していた。このためゲート長が１μｍを割るような、
いわゆる超微細パターンのトランジスタのゲート電極を
形成するためにフォト・レジストを非常に薄くする必要
がある。こうなるとパターン形成は非常に困難になるば
かりでガく、７オト・レジストの機械的強度不足の問題
も発生する。また、トランジスタ・ゲート形成後、セル
フアライメント方式を用いて基板にＮ型不純物をイオン
押込みし、トランジスタのソース、ドレイン領域を形成
しても、この領域の横方向拡散も生じ領域間の耐圧が下
るという欠点があった。
求に応えるべく、それまでの時代に比べ１チップ当りの
トランジスタ集積能力が飛躍的に向上した。また今後も
微細化は進められるが、従来技術では上記したようｅζ
７オト・レジストの残存パターンをマスクにして多結晶
シリコン膜をエツチングし、トランジスタ・ゲートを形
成していた。このためゲート長が１μｍを割るような、
いわゆる超微細パターンのトランジスタのゲート電極を
形成するためにフォト・レジストを非常に薄くする必要
がある。こうなるとパターン形成は非常に困難になるば
かりでガく、７オト・レジストの機械的強度不足の問題
も発生する。また、トランジスタ・ゲート形成後、セル
フアライメント方式を用いて基板にＮ型不純物をイオン
押込みし、トランジスタのソース、ドレイン領域を形成
しても、この領域の横方向拡散も生じ領域間の耐圧が下
るという欠点があった。
本発明の目的は超微細なトランジスタゲート電極であっ
ても、リース・ドレイン領域間の絶縁耐圧が下りにくい
半導体回路装置を提供するものである。
ても、リース・ドレイン領域間の絶縁耐圧が下りにくい
半導体回路装置を提供するものである。
この発明の半導体装置の製造方法は、具体的にはたとえ
ば一導電型を有する半導体基板の一主表面に第１の絶縁
膜を形成する工程と、半導体基板と逆極性の導電型を有
する不純物を半導体基板へ押込む工程と、前記第１の絶
縁膜上に第２の絶縁膜を被着する工程と、この第２の絶
縁膜を所望の形状にパターニングする工程と、この第２
の絶縁膜をマスクに半導体基板と同一極性を有する不純
物を押込み、チャネル領域を形成する工程と、第２の絶
縁膜上に多結晶シリコン膜を被着し、これにリン拡散を
行って導電性を持せる工程と、この多結晶シリコン膜を
所望の形状にパターニングし、トランジスタ・ゲートを
形成する工程と、このパターニングされた多結晶シリコ
ン膜をマスクにトランジスタのンース―ドレインを形成
する工程を含むことを特徴とする。
ば一導電型を有する半導体基板の一主表面に第１の絶縁
膜を形成する工程と、半導体基板と逆極性の導電型を有
する不純物を半導体基板へ押込む工程と、前記第１の絶
縁膜上に第２の絶縁膜を被着する工程と、この第２の絶
縁膜を所望の形状にパターニングする工程と、この第２
の絶縁膜をマスクに半導体基板と同一極性を有する不純
物を押込み、チャネル領域を形成する工程と、第２の絶
縁膜上に多結晶シリコン膜を被着し、これにリン拡散を
行って導電性を持せる工程と、この多結晶シリコン膜を
所望の形状にパターニングし、トランジスタ・ゲートを
形成する工程と、このパターニングされた多結晶シリコ
ン膜をマスクにトランジスタのンース―ドレインを形成
する工程を含むことを特徴とする。
本発明に従えば、トランジスタ・ゲートを７オトレジス
トの開孔パターンで形成するために、フォト−レジスト
の残しパターンに比べより微細か寸法でゲートのパター
ンができ、またソース・ドレイン領域の不純密度に濃淡
をもたせた、いわゆルＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造が実現できるため、トランジ
スタ・ゲート長が短かくなってもソース・ドレイン間耐
圧が下りにくいという利点がある。
トの開孔パターンで形成するために、フォト−レジスト
の残しパターンに比べより微細か寸法でゲートのパター
ンができ、またソース・ドレイン領域の不純密度に濃淡
をもたせた、いわゆルＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造が実現できるため、トランジ
スタ・ゲート長が短かくなってもソース・ドレイン間耐
圧が下りにくいという利点がある。
次に本発明の実施例を図面を用いて説明する。
まず、第２図（ａ）のように、Ｐ型巣結晶シリコン基板
１１の一主表面に熱酸化法により第一の絶縁膜であるシ
リコン酸化膜１２を被着する。次にこの酸化膜を通して
熱拡散又はイオン打込法により、Ｎ型で不純物濃度の低
い、一様な領域１３を基板表面に形成する。
１１の一主表面に熱酸化法により第一の絶縁膜であるシ
リコン酸化膜１２を被着する。次にこの酸化膜を通して
熱拡散又はイオン打込法により、Ｎ型で不純物濃度の低
い、一様な領域１３を基板表面に形成する。
次に、第２図伽）に示されるように、第２の絶縁膜であ
るリンケイ素ガラス（ＰＳＧ）膜１４を成長する。その
後、トランジスタのチャネル領域になる部分を、前記Ｐ
Ｓｃ＋膜１４に開孔するために、第１のフォト・レジス
トを塗布しりソグラフイ技術を用いてＰＥＧ膜１４をエ
ツチングする。このとき、ウェット・エッチ法を用いる
と、前記ＰＳＧ膜は未だ熱処理が施されていないため、
前記シリコン酸化膜１２とＰＳＧ膜１３の間にはエツチ
ングレートの違いが生じ、ＰＳＧ膜のみを除去すること
ができる。この後筒１の７オトレジスト１５を除去する
。
るリンケイ素ガラス（ＰＳＧ）膜１４を成長する。その
後、トランジスタのチャネル領域になる部分を、前記Ｐ
Ｓｃ＋膜１４に開孔するために、第１のフォト・レジス
トを塗布しりソグラフイ技術を用いてＰＥＧ膜１４をエ
ツチングする。このとき、ウェット・エッチ法を用いる
と、前記ＰＳＧ膜は未だ熱処理が施されていないため、
前記シリコン酸化膜１２とＰＳＧ膜１３の間にはエツチ
ングレートの違いが生じ、ＰＳＧ膜のみを除去すること
ができる。この後筒１の７オトレジスト１５を除去する
。
次に第２図（Ｃ）に示されたように前記ＰＳＧ膜１４を
マスクにしてイオン打込法によってＰ型チャネル領域を
形、成する。この時、イオン打込処理を行う前のチャネ
ル領域にはＮ型不純物領域１３が形成されているから、
Ｎ型導電性をＰ型溝電性に変えるだけの不純物を、この
処理で拡散する必要がある。また、第１の７オト・レジ
スト１５をこの処理の後、除去してもよい。また、第１
の酸化膜１２をこれらの処理の後、除去し新たに熱酸化
法により酸化膜を被着しても、何ら問題は発生しない。
マスクにしてイオン打込法によってＰ型チャネル領域を
形、成する。この時、イオン打込処理を行う前のチャネ
ル領域にはＮ型不純物領域１３が形成されているから、
Ｎ型導電性をＰ型溝電性に変えるだけの不純物を、この
処理で拡散する必要がある。また、第１の７オト・レジ
スト１５をこの処理の後、除去してもよい。また、第１
の酸化膜１２をこれらの処理の後、除去し新たに熱酸化
法により酸化膜を被着しても、何ら問題は発生しない。
次ｔζ第２図（ｄ）に示されるようにパターニングされ
た前記Ｐ８Ｇ膜１４上に多結晶シリコン膜をＣＶＤ法に
より被着し、これにリン拡散を行い導電性をもたせる。
た前記Ｐ８Ｇ膜１４上に多結晶シリコン膜をＣＶＤ法に
より被着し、これにリン拡散を行い導電性をもたせる。
このトランジスタ・ゲート形成時にフォト・レジストの
機械的強度に問題が生じない程度でかつ再現性のある幅
をもち、またＬＤＤ構造のＮ−領域のマージンのある第
２のフォト−レジストを残しパターンで形成し、これを
マスクにドライエツチング法で多結晶シリコン膜をバー
ターニングシ、トランジスタ・ゲート１６を形成する。
機械的強度に問題が生じない程度でかつ再現性のある幅
をもち、またＬＤＤ構造のＮ−領域のマージンのある第
２のフォト−レジストを残しパターンで形成し、これを
マスクにドライエツチング法で多結晶シリコン膜をバー
ターニングシ、トランジスタ・ゲート１６を形成する。
次に第２図（ｅ）に示されるように前記のトランジスタ
・ゲート１６をマスクにしてイオン打込法によりＮ型不
純物のソース、ドレイン領域１７を形成する。この時の
Ｎ型不純物濃度は現在のトランジスタ形成に使用される
。通常Ｎ＋で表わされる濃度で、第２図（ａ）に示され
るＮ型領琥１３よりも濃度が高くなっている。
・ゲート１６をマスクにしてイオン打込法によりＮ型不
純物のソース、ドレイン領域１７を形成する。この時の
Ｎ型不純物濃度は現在のトランジスタ形成に使用される
。通常Ｎ＋で表わされる濃度で、第２図（ａ）に示され
るＮ型領琥１３よりも濃度が高くなっている。
次に第２図（ｆ）に示されるようにトランジスタゲート
１６である多結晶シリコン膜をエッチバックしてチャネ
ル領域からソース、ドレイン領域へ広がった部分を除去
する。辷れによりゲート−拡散層間の浮遊容量が減少し
、トランジスタのスイッチングが向上し、素子の平担化
が計れる。
１６である多結晶シリコン膜をエッチバックしてチャネ
ル領域からソース、ドレイン領域へ広がった部分を除去
する。辷れによりゲート−拡散層間の浮遊容量が減少し
、トランジスタのスイッチングが向上し、素子の平担化
が計れる。
以上、本発明による製法及び構造によって、現在ある技
術力で超微細なトランジスタ・ゲートを形成することが
でき、またＬＤＤ構造も実現できるため、ソース、ドレ
イン耐圧マージンの高い、品質の優れたＭＯ８型トラン
ジスタを実現することが可能で、その効果は太きい。
術力で超微細なトランジスタ・ゲートを形成することが
でき、またＬＤＤ構造も実現できるため、ソース、ドレ
イン耐圧マージンの高い、品質の優れたＭＯ８型トラン
ジスタを実現することが可能で、その効果は太きい。
第１図はＭＯ８型トランジスタの従来技術による製造方
法を示す断面図、第２図は本発明の実施例によるＭＯ８
型トランジスタの製造方法を示す断面図である５、 記号の説明 ｌ、１１・・・・・・シリコン基板、２．１２・・・・
・・熱酸化膜、４．１５・・・・・・フォト・レジスト
、３，１６・・・・・・多結晶シリコン膜（ゲー））、
５．１３．１７・・・・・・Ｎ型不純物拡散層、１４・
旧・・ＰＳＧ膜。 （（１〕 １ ↓ ＋＋＋ （Ｃ） −（θう ＜ｂ） ＣＣ） 第２図 ＪＪＪ ＪＪＪ （ナノ 第２図
法を示す断面図、第２図は本発明の実施例によるＭＯ８
型トランジスタの製造方法を示す断面図である５、 記号の説明 ｌ、１１・・・・・・シリコン基板、２．１２・・・・
・・熱酸化膜、４．１５・・・・・・フォト・レジスト
、３，１６・・・・・・多結晶シリコン膜（ゲー））、
５．１３．１７・・・・・・Ｎ型不純物拡散層、１４・
旧・・ＰＳＧ膜。 （（１〕 １ ↓ ＋＋＋ （Ｃ） −（θう ＜ｂ） ＣＣ） 第２図 ＪＪＪ ＪＪＪ （ナノ 第２図
Claims (1)
- 一導電型を有する半導体基板の一主表面に逆導電型の不
純物領域が形成され該一主表面上に設けられた第１の絶
縁膜上に該第１の絶縁膜上とは材質の異なる第２の絶縁
膜を被着し、該第２の絶縁膜の所定部を除去し、残余せ
る該第２の絶縁膜をマスクに該半導体基板と同一極性の
導電型を有する不純物を該半導体基板に導入することに
より前記逆導電型の不純物領域の一部を一導電型として
そこをチャネル領域とをし、次にゲート電極を該チャネ
ル領域上からその周囲の前記第２の絶縁膜上に一部延在
して形成し、該ゲート電極をマスクとして逆導電型の不
純物を半導体基板に導入することによってソース、ドレ
イン領域の深い接合部分を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123220A JPS613457A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123220A JPS613457A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613457A true JPS613457A (ja) | 1986-01-09 |
Family
ID=14855171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123220A Pending JPS613457A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5688704A (en) * | 1995-11-30 | 1997-11-18 | Lucent Technologies Inc. | Integrated circuit fabrication |
-
1984
- 1984-06-15 JP JP59123220A patent/JPS613457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5688704A (en) * | 1995-11-30 | 1997-11-18 | Lucent Technologies Inc. | Integrated circuit fabrication |
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