JPS613526A - 電子回路の三値入力方法 - Google Patents
電子回路の三値入力方法Info
- Publication number
- JPS613526A JPS613526A JP59124035A JP12403584A JPS613526A JP S613526 A JPS613526 A JP S613526A JP 59124035 A JP59124035 A JP 59124035A JP 12403584 A JP12403584 A JP 12403584A JP S613526 A JPS613526 A JP S613526A
- Authority
- JP
- Japan
- Prior art keywords
- input
- level
- contact
- output terminal
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 5
- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 101150073536 FET3 gene Proteins 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 238000001514 detection method Methods 0.000 description 2
- 238000012938 design process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
Landscapes
- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、電子回路の入出力端子の三値入力方法に関し
、特に、ＬＳＩやマイクロコンピュータ等に於ける入出
力端子の三値入力方法に関する。
、特に、ＬＳＩやマイクロコンピュータ等に於ける入出
力端子の三値入力方法に関する。
（ロ）従来技術
一般に、ＬＳＩやマイクロコンピュータ等の電子回路の
入力端子では、印加された信号が”Ｈ”レベルであるか
Ｌ”レベルであるかの二通りだけしか判別することがで
きない。そこで、一つの入力端子によって″′Ｈ°ルベ
ルとＬ”レベルの他に９間レベル”Ｍ”の三値を検出す
るためＫ、特開昭５８−１５４６８６号公報に示される
如く 。
入力端子では、印加された信号が”Ｈ”レベルであるか
Ｌ”レベルであるかの二通りだけしか判別することがで
きない。そこで、一つの入力端子によって″′Ｈ°ルベ
ルとＬ”レベルの他に９間レベル”Ｍ”の三値を検出す
るためＫ、特開昭５８−１５４６８６号公報に示される
如く 。
三値検出回路が用いられる。この三値検出回路では、ス
レッシ田ルド電圧が異なる２個のインバータが設けられ
、これらのインバータの出力の組入合わせによって三値
を検出している。即ち、一方のインバータのスレッショ
ルド電圧をＶｔ０、他方のインバータのスレッショルド
電圧なＶｔ、とし、ｖｔ、＜ｖｔ、とすると、入力端子
に印加された信号レベル■ｉｒＬがＶ＊ｒＬ’） Ｖ
ｔ２ ＞ Ｖ ｔ＋であればインバータの出力は共Ｋ”
Ｌ”レベルとなり、信号レベルがＮ ＨＩ′であること
が検出される。また、信号レベルｖｉｒＬがｖｔｒＬ（
Ｖ ｉｔ （Ｖｔ２ テアｈばイｙバーｐの出力は共に
Ｈ”レベルとなり、信号レベルがＩＩ Ｌ １１である
ことが検出され、更に、信号レベルＶｉｎがＶ’ｔ、〈
Ｖｉｒｂ（Ｖｔ、であれば、信号レベル■隨が°°Ｍ”
レベルであることが検出されるのである。
レッシ田ルド電圧が異なる２個のインバータが設けられ
、これらのインバータの出力の組入合わせによって三値
を検出している。即ち、一方のインバータのスレッショ
ルド電圧をＶｔ０、他方のインバータのスレッショルド
電圧なＶｔ、とし、ｖｔ、＜ｖｔ、とすると、入力端子
に印加された信号レベル■ｉｒＬがＶ＊ｒＬ’） Ｖ
ｔ２ ＞ Ｖ ｔ＋であればインバータの出力は共Ｋ”
Ｌ”レベルとなり、信号レベルがＮ ＨＩ′であること
が検出される。また、信号レベルｖｉｒＬがｖｔｒＬ（
Ｖ ｉｔ （Ｖｔ２ テアｈばイｙバーｐの出力は共に
Ｈ”レベルとなり、信号レベルがＩＩ Ｌ １１である
ことが検出され、更に、信号レベルＶｉｎがＶ’ｔ、〈
Ｖｉｒｂ（Ｖｔ、であれば、信号レベル■隨が°°Ｍ”
レベルであることが検出されるのである。
ところが、同一半導体集積回路内に異なるスレッショル
ド電圧を有するインノく一夕を形成するためには、イン
バータを構成するＭＯＳ）ランジスタのサイズやしきい
値電圧等を変えなければならないのでパターン設計ある
いは製造工程が複雑となる欠点があった。更に、異なる
スレッショルド電圧を有するインバータを用いる方法で
は、入力端子がオーブン状態になった場合、これを検出
することはできなかった。
ド電圧を有するインノく一夕を形成するためには、イン
バータを構成するＭＯＳ）ランジスタのサイズやしきい
値電圧等を変えなければならないのでパターン設計ある
いは製造工程が複雑となる欠点があった。更に、異なる
スレッショルド電圧を有するインバータを用いる方法で
は、入力端子がオーブン状態になった場合、これを検出
することはできなかった。
（ハ）発明の目的
本発明は上述した点に鑑入て為されたものであり、マイ
クロコンピュータ等の入出力端子を利用して、Ｈ”レベ
ル Ｎ Ｌ ＩＩレベル及ヒ″’０ＰＥＮ １１の三値
を入力することのできる方法を提供するものである。
クロコンピュータ等の入出力端子を利用して、Ｈ”レベ
ル Ｎ Ｌ ＩＩレベル及ヒ″’０ＰＥＮ １１の三値
を入力することのできる方法を提供するものである。
に）発明の構成
本発明は、電子回路の入出力端子と所定電位との間に抵
抗及びコンデンサを並列接続し、該入出力端子に所定レ
ベルの信号を出力した後、前記入出力端子の電圧レベル
を所定の間隔で少なくとも２回入力して判定し、該判定
結果に基いて、前記入出力端子に接続された三つの状態
をとり得る手段の状態を判別して入力する構成である。
抗及びコンデンサを並列接続し、該入出力端子に所定レ
ベルの信号を出力した後、前記入出力端子の電圧レベル
を所定の間隔で少なくとも２回入力して判定し、該判定
結果に基いて、前記入出力端子に接続された三つの状態
をとり得る手段の状態を判別して入力する構成である。
（ホ）実施例
第１図は本発明の実施例を示す回路図であり、（１）は
ＬＳＩあるいはマイクロコンピュータ等の電子回路、（
２）は電子回路に設けられた複数の入出力端子の一つＰ
ｌである。入出力端子（２）には、信号を出力するため
のＰチャンネル型ＭＯ８）ランジスタ（３）のドレイン
が接続され、また、外部から入出力端子（２）に印加さ
れた信号を内部に入力するためのインバータ（４）の入
力が接続される。ＭＯＳ）ランジスタ（３）のソースは
電源電圧■９Ｄに接続され、ゲートは、出力すべき信号
の内容を記憶するう・ソチ回路等の出力に接続される。
ＬＳＩあるいはマイクロコンピュータ等の電子回路、（
２）は電子回路に設けられた複数の入出力端子の一つＰ
ｌである。入出力端子（２）には、信号を出力するため
のＰチャンネル型ＭＯ８）ランジスタ（３）のドレイン
が接続され、また、外部から入出力端子（２）に印加さ
れた信号を内部に入力するためのインバータ（４）の入
力が接続される。ＭＯＳ）ランジスタ（３）のソースは
電源電圧■９Ｄに接続され、ゲートは、出力すべき信号
の内容を記憶するう・ソチ回路等の出力に接続される。
従って、ＭＯＳトランジスタ（３）がオンとなれば、入
出力端子（２）は電源電圧■、に引き上げられてＨＨＩ
Ｉレベル、を出力する。一方、ＭＯＳ）ランジスタ（３
）がオフの状態では入出力端子（２）は高インピーダン
スとなり、この場合にはプルダウン抵抗等によって接地
電位に引き下げることにより、”Ｌ”レベルを出力する
。
出力端子（２）は電源電圧■、に引き上げられてＨＨＩ
Ｉレベル、を出力する。一方、ＭＯＳ）ランジスタ（３
）がオフの状態では入出力端子（２）は高インピーダン
スとなり、この場合にはプルダウン抵抗等によって接地
電位に引き下げることにより、”Ｌ”レベルを出力する
。
インバータ（４）は電源電圧ＶｆｌＤの１／２となるよ
うに設定されたスレッショルド電圧Ｖｔ を有してお
り、ＭＯＳトランジスタ（３）がオフ状態にあるとき、
入出力端子（２）＃ＩＣ外部から印加された信号を反転
して内部のパスライン等に出力する。
うに設定されたスレッショルド電圧Ｖｔ を有してお
り、ＭＯＳトランジスタ（３）がオフ状態にあるとき、
入出力端子（２）＃ＩＣ外部から印加された信号を反転
して内部のパスライン等に出力する。
本実施例は、入出力端子（２）を用いて、３接点を有す
るスイッチ（５）の状態を検出し入力しようとするもの
である。そのために、入出力端子（２）と接地との間に
はコンデンサ（６）と抵抗（７）が並列接続され、更に
、入出力端子（２）とスイッチ（５）との間には抵抗（
８）が接続される。スイッチ（５）の接点囚は電源電圧
ＶＤＤに接続され、接点（Ｂ）はオープンであり、接点
（ｑは接地される。ここで、抵抗（８）は抵抗（力より
十分小さい抵抗値を有するものであり、入出力端子（２
）の保護として使用されている。従って、入出力端子（
２）の電位は、スイッチ（５）が接点囚にあるときニハ
抵抗（８１によッテ電源！圧ＶＤ、、即ち、′Ｈ°ルベ
ルに引き上げられ、接点（Ｂ）Ｋあるとぎには抵抗（力
によって接地電圧、即ち、″ＬＩＩレベルに引き下げら
れ、更に、接点（ｑにあるときには抵抗（７）及び抵抗
（８）によって６Ｌ”レベルに引き下げられる。しかし
、接点［Ｆ］）及び接点（Ｃ１の場合は、同じ”Ｌ”レ
ベルであっても、入出力端子（２）と接地間のインピー
ダンスが大きく異なっている。
るスイッチ（５）の状態を検出し入力しようとするもの
である。そのために、入出力端子（２）と接地との間に
はコンデンサ（６）と抵抗（７）が並列接続され、更に
、入出力端子（２）とスイッチ（５）との間には抵抗（
８）が接続される。スイッチ（５）の接点囚は電源電圧
ＶＤＤに接続され、接点（Ｂ）はオープンであり、接点
（ｑは接地される。ここで、抵抗（８）は抵抗（力より
十分小さい抵抗値を有するものであり、入出力端子（２
）の保護として使用されている。従って、入出力端子（
２）の電位は、スイッチ（５）が接点囚にあるときニハ
抵抗（８１によッテ電源！圧ＶＤ、、即ち、′Ｈ°ルベ
ルに引き上げられ、接点（Ｂ）Ｋあるとぎには抵抗（力
によって接地電圧、即ち、″ＬＩＩレベルに引き下げら
れ、更に、接点（ｑにあるときには抵抗（７）及び抵抗
（８）によって６Ｌ”レベルに引き下げられる。しかし
、接点［Ｆ］）及び接点（Ｃ１の場合は、同じ”Ｌ”レ
ベルであっても、入出力端子（２）と接地間のインピー
ダンスが大きく異なっている。
次に、スイッチ（５）の状態を判別し入力するための動
作を第２図の波形図を参照して説明する。第２図に於い
て、（ＭＯＳ）で示される波形は、ＭＯＳトランジスタ
（３）がオンとなるタイミングを示し、囚、（Ｅｌ）、
（Ｑで示される波形は、スイッチ（５）の接点囚、（Ｂ
）、（Ｑの各々の場合の入出力端子（２）の波形である
。入出力端子（２）の電位を入力する前に、先ず、ＭＯ
Ｓ）ランジスタ（３）を１０の期間オン状態とする。こ
れにより、スイッチ（５）がいかなる状態にあろうとも
、コンデンサ（６）にＭＯＳ）ランジスタ（３）を介し
て充電電流、が流れ、入出力端子（２）の電位はＨ”レ
ベルとなる。そして、ＭＯＳ）ランジスタ（３）がオフ
したとき、スイッチ（５）が接点囚である場合には入出
力端子（２）の電位は抵抗（８）によってＨ°“レベル
に引き上げられたままとなる。
作を第２図の波形図を参照して説明する。第２図に於い
て、（ＭＯＳ）で示される波形は、ＭＯＳトランジスタ
（３）がオンとなるタイミングを示し、囚、（Ｅｌ）、
（Ｑで示される波形は、スイッチ（５）の接点囚、（Ｂ
）、（Ｑの各々の場合の入出力端子（２）の波形である
。入出力端子（２）の電位を入力する前に、先ず、ＭＯ
Ｓ）ランジスタ（３）を１０の期間オン状態とする。こ
れにより、スイッチ（５）がいかなる状態にあろうとも
、コンデンサ（６）にＭＯＳ）ランジスタ（３）を介し
て充電電流、が流れ、入出力端子（２）の電位はＨ”レ
ベルとなる。そして、ＭＯＳ）ランジスタ（３）がオフ
したとき、スイッチ（５）が接点囚である場合には入出
力端子（２）の電位は抵抗（８）によってＨ°“レベル
に引き上げられたままとなる。
しかし、スイッチ（５）が接点（Ｂ）である場合には抵
抗（７）Ｋよりコンデンサ（６）から放電電流が流れる
ため、入出力端子（２）の電位は、抵抗（力及びコンデ
ンサ（６）の時定数に従って徐々に降下する。また、ス
イッチ（５）が接点（Ｑである場合には抵抗（力及び抵
抗（８）によりコンデンサ（６）から放電電流が流れる
が、この場合には、接点（Ｂ）の場合より時定数が大幅
に小さくなるため、入出力端子（２）の電位は急激に降
下する。そこで、ＭＯＳ）ランジスタ（３）がオフして
からｔ３期間後と、更に、それから１３時間後に入出力
端子（２）の電位をインバータ（４）を介して内部に取
り込み判定を行う。即ち、ｔ１期間後の判定時に於いて
、スイッチ（５）が接点図あるいは接点（Ｂ）である場
合には、入出力端子（２）の電位はインバータ（４）の
スレッショルド電圧ｖｔ＊ より大きいため、インバ
ータ（４）の反転出力″Ｌ”レベルにより、入出力端子
（２）の電位がＨ”レベルであることが判定される。一
方、スイッチ（５）が接点（Ｑである場合には、入出力
端子（２）の電位はインバータ（４）のスレッショルド
電圧Ｖｒ より小さいため、インバータ（４）の反
転出力″Ｈ″レベルにより、入出力端子（２）の電位が
Ｌ”レベルであることが判定される。
抗（７）Ｋよりコンデンサ（６）から放電電流が流れる
ため、入出力端子（２）の電位は、抵抗（力及びコンデ
ンサ（６）の時定数に従って徐々に降下する。また、ス
イッチ（５）が接点（Ｑである場合には抵抗（力及び抵
抗（８）によりコンデンサ（６）から放電電流が流れる
が、この場合には、接点（Ｂ）の場合より時定数が大幅
に小さくなるため、入出力端子（２）の電位は急激に降
下する。そこで、ＭＯＳ）ランジスタ（３）がオフして
からｔ３期間後と、更に、それから１３時間後に入出力
端子（２）の電位をインバータ（４）を介して内部に取
り込み判定を行う。即ち、ｔ１期間後の判定時に於いて
、スイッチ（５）が接点図あるいは接点（Ｂ）である場
合には、入出力端子（２）の電位はインバータ（４）の
スレッショルド電圧ｖｔ＊ より大きいため、インバ
ータ（４）の反転出力″Ｌ”レベルにより、入出力端子
（２）の電位がＨ”レベルであることが判定される。一
方、スイッチ（５）が接点（Ｑである場合には、入出力
端子（２）の電位はインバータ（４）のスレッショルド
電圧Ｖｒ より小さいため、インバータ（４）の反
転出力″Ｈ″レベルにより、入出力端子（２）の電位が
Ｌ”レベルであることが判定される。
従って、判定の結果がｌ？ Ｉ、 １１レベルであれば
、スイッチ（５）が接点（Ｑであることが認識され、“
Ｈ”レベルであればスイッチ（５）が接点図あるいは接
点（Ｂ）であることが認識される。そこで、ＩＩ ＨＩ
Ｉレベルの判定が為された場合には、更に、１．期間後
の判定を行う。このとき、スイッチ（５）が接点図であ
れば、入出力端子（２）の電位は電源電圧Ｖｔ１ｌ、に
引き上げられたままであるから、判定の結果は″Ｈ’レ
ベルとなり、接点（４）であるごとが認識され、一方、
接点（Ｂ）であれば、コンデンサ（６）の放電が進んで
いるので、入出力端子（２）の電位はインバータ【４）
のスレッショルド電圧Ｖｔ 以下になっているため、
判定の結果は°′Ｌ”レベルとなり、接点（８）である
ことが認識される。
、スイッチ（５）が接点（Ｑであることが認識され、“
Ｈ”レベルであればスイッチ（５）が接点図あるいは接
点（Ｂ）であることが認識される。そこで、ＩＩ ＨＩ
Ｉレベルの判定が為された場合には、更に、１．期間後
の判定を行う。このとき、スイッチ（５）が接点図であ
れば、入出力端子（２）の電位は電源電圧Ｖｔ１ｌ、に
引き上げられたままであるから、判定の結果は″Ｈ’レ
ベルとなり、接点（４）であるごとが認識され、一方、
接点（Ｂ）であれば、コンデンサ（６）の放電が進んで
いるので、入出力端子（２）の電位はインバータ【４）
のスレッショルド電圧Ｖｔ 以下になっているため、
判定の結果は°′Ｌ”レベルとなり、接点（８）である
ことが認識される。
コノように、入出力端子（２）に゛Ｈｎレベルヲ出力し
た後の電圧変化がスイッチ（５）の状態によって異なる
ことを利用し、時間的に異なるタイミングで２回入出力
端子（２）の電位を入力して判定するととによりスイッ
チ（５）の状態を判別している。
た後の電圧変化がスイッチ（５）の状態によって異なる
ことを利用し、時間的に異なるタイミングで２回入出力
端子（２）の電位を入力して判定するととによりスイッ
チ（５）の状態を判別している。
第３図は、第１図に示された電子回路（１）にマイクロ
コンピュータを用いたときのスイッチ（５）の状態を判
別するための動作を示すフロー図である。
コンピュータを用いたときのスイッチ（５）の状態を判
別するための動作を示すフロー図である。
第３図に於いて、出力命令によって入出力端子Ｐ。
（２）にＮ ＨＩＩレベルを出力した後、タイマー等に
よりｔ０経過するまで待機する。ｔ０経過すると入出力
端子Ｐ、（２）にＬ”レベルを出力する命令を実行貝、
入出力端子Ｐｓ（２）をオーブン状態とする。
よりｔ０経過するまで待機する。ｔ０経過すると入出力
端子Ｐ、（２）にＬ”レベルを出力する命令を実行貝、
入出力端子Ｐｓ（２）をオーブン状態とする。
これにより、第２図に示された如く、ＭＯＳ）ランジス
タ（３）がｔ。期間オンとなる。次に、タイマー等によ
り１．期間を作成し、１．期間が経過すると入出力端子
Ｐ、（２）を入力し、判定命令によってＨｎレベルであ
るか否か判定する。Ｈ”レベルでなければ、インバータ
Ｃ４）のスレッショルド電圧■ｔ＊ 以下であるから
スイッチ（５）は接点（Ｑであると認識する。一方、Ｈ
”レベルである場合には、再びタイマー等によりｔ７期
間を作成し、ｔ２期間が経過すると入出力端子ＰＩ（２
１を再び入力し、”Ｈ”レベルであるか否か判定する。
タ（３）がｔ。期間オンとなる。次に、タイマー等によ
り１．期間を作成し、１．期間が経過すると入出力端子
Ｐ、（２）を入力し、判定命令によってＨｎレベルであ
るか否か判定する。Ｈ”レベルでなければ、インバータ
Ｃ４）のスレッショルド電圧■ｔ＊ 以下であるから
スイッチ（５）は接点（Ｑであると認識する。一方、Ｈ
”レベルである場合には、再びタイマー等によりｔ７期
間を作成し、ｔ２期間が経過すると入出力端子ＰＩ（２
１を再び入力し、”Ｈ”レベルであるか否か判定する。
このとき、Ｈ”レベルでなければスイッチ（５）は接点
（Ｂ）であることが認識され、″Ｈ゛レベルであればス
イッチ（５）は接点図であることが認識される。尚、ス
イッチ（５）の状態の判別をより確かなものとするため
に、上述した動作を２回以上繰り返えし、その結果に基
いて最終的（判別するようにしても良い。
（Ｂ）であることが認識され、″Ｈ゛レベルであればス
イッチ（５）は接点図であることが認識される。尚、ス
イッチ（５）の状態の判別をより確かなものとするため
に、上述した動作を２回以上繰り返えし、その結果に基
いて最終的（判別するようにしても良い。
第４図は本発明の他の実施例を示す回路図であり、電子
回路（９）の入出力端子０〔には、ソースが接地された
Ｎチャンネル型のＭＯＳ）ランジスタ０υのドレインが
接続され、また、インバータ０３０入力が接続される。
回路（９）の入出力端子０〔には、ソースが接地された
Ｎチャンネル型のＭＯＳ）ランジスタ０υのドレインが
接続され、また、インバータ０３０入力が接続される。
本実施例の場合【は、入出力端子００）と電源電圧ｖＤ
Ｉ、との間にコンデンサ（１３１と抵抗Ｉが並列接続さ
れ、入出力端子０１に抵抗（＋５１を介して接続される
ス゛イッチαｅの接点図は接地され、接点（Ｑは電源電
圧Ｖｔ１Ｉ）に接続される。即ち、本実施例は第１図に
示された実施例と電源電圧Ｖｌｌ Ｄ及び接地の関係が
全く逆になっている。従って、入出力端子αＱの電位も
第２図に示された波形図の逆になり、更に、ｔ１期間及
びｔ７期間に於いて判定するレベルも逆になる。
Ｉ、との間にコンデンサ（１３１と抵抗Ｉが並列接続さ
れ、入出力端子０１に抵抗（＋５１を介して接続される
ス゛イッチαｅの接点図は接地され、接点（Ｑは電源電
圧Ｖｔ１Ｉ）に接続される。即ち、本実施例は第１図に
示された実施例と電源電圧Ｖｌｌ Ｄ及び接地の関係が
全く逆になっている。従って、入出力端子αＱの電位も
第２図に示された波形図の逆になり、更に、ｔ１期間及
びｔ７期間に於いて判定するレベルも逆になる。
尚、第１図及び第４図の実施例に於いて使用されたスイ
ッチ（５）（ｌｆ９は、３接点の切り替えスイッチに限
らず、プツシ−スイッチを２個直列接続し、。
ッチ（５）（ｌｆ９は、３接点の切り替えスイッチに限
らず、プツシ−スイッチを２個直列接続し、。
その接続点をスイッチ出力とするようなスイッチを用い
ても良い。
ても良い。
（へ）発明の効果
上述の如く本発明によれば、多数の端子を用いることな
く、単一の入出力端子で、三つの状態を検出し入力する
ことができるものであり、使用できる端子数に限りがあ
る場合に非常に有効であり、特に、３接点スイッチを多
数使用する場合、その効果は絶大である。
く、単一の入出力端子で、三つの状態を検出し入力する
ことができるものであり、使用できる端子数に限りがあ
る場合に非常に有効であり、特に、３接点スイッチを多
数使用する場合、その効果は絶大である。
第１図は本発明の実施例を示す回路図、第２図は動作を
示す波形図、第３図は動作を示すフロー図、第４図は本
発明の他の実施例を示す回路図である。 主な図番の説明 （１）・・・電子回路、 （２）・・・入出力端子、
（３）・・・Ｍ０Ｓトランジスタ、（４）・・・インバ
ータ、 （５）・・・スイッチ、 （６）・・・コン
デンサ、 （７）（訃・・抵抗。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 失 策１図 １２図 第３図
示す波形図、第３図は動作を示すフロー図、第４図は本
発明の他の実施例を示す回路図である。 主な図番の説明 （１）・・・電子回路、 （２）・・・入出力端子、
（３）・・・Ｍ０Ｓトランジスタ、（４）・・・インバ
ータ、 （５）・・・スイッチ、 （６）・・・コン
デンサ、 （７）（訃・・抵抗。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 失 策１図 １２図 第３図
Claims (1)
- １、電子回路の入出力端子と所定電位との間に抵抗及び
コンデンサを並列接続し、該入出力端子に所定レベルの
信号を出力した後、前記入出力端子の電圧レベルを所定
の間隔で少なくとも２回入力して判定し、該判定結果に
基いて、前記入出力端子に接続された三つの状態をとり
得る手段の状態を判別して入力することを特徴とする電
子回路の三値入力方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124035A JPS613526A (ja) | 1984-06-15 | 1984-06-15 | 電子回路の三値入力方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124035A JPS613526A (ja) | 1984-06-15 | 1984-06-15 | 電子回路の三値入力方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS613526A true JPS613526A (ja) | 1986-01-09 |
Family
ID=14875410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124035A Pending JPS613526A (ja) | 1984-06-15 | 1984-06-15 | 電子回路の三値入力方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613526A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486697B1 (en) * | 1999-03-22 | 2002-11-26 | University Of Southern California | Line reflection reduction with energy-recovery driver |
| JP2009100305A (ja) * | 2007-10-17 | 2009-05-07 | Nec Commun Syst Ltd | 伝送装置におけるカードのスロットｉｄ識別方法と装置 |
-
1984
- 1984-06-15 JP JP59124035A patent/JPS613526A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486697B1 (en) * | 1999-03-22 | 2002-11-26 | University Of Southern California | Line reflection reduction with energy-recovery driver |
| US6946868B2 (en) | 1999-03-22 | 2005-09-20 | University Of Southern California | Line reflection reduction with energy-recovery driver |
| US7176712B2 (en) | 1999-03-22 | 2007-02-13 | University Of Southern California | Line reflection reduction with energy-recovery driver |
| US7504852B2 (en) | 1999-03-22 | 2009-03-17 | University Of Southern California | Line reflection reduction with energy-recovery driver |
| JP2009100305A (ja) * | 2007-10-17 | 2009-05-07 | Nec Commun Syst Ltd | 伝送装置におけるカードのスロットｉｄ識別方法と装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4874971A (en) | Edge-sensitive dynamic switch | |
| JP4540610B2 (ja) | 半導体集積回路装置及びそれを用いた電源電圧監視システム | |
| EP0086090B1 (en) | Drive circuit for capacitive loads | |
| US20080180154A1 (en) | Digital delay circuit | |
| US20030030956A1 (en) | Current detection and overcurrent protection for transistors in pulse-width modulation amplifier | |
| JPS63119314A (ja) | 集積回路発振器 | |
| US6583629B1 (en) | Magnetic digital signal coupler monitor | |
| US20040119522A1 (en) | Analog switch circuit | |
| US5362995A (en) | Voltage comparing circuit | |
| US5844429A (en) | Burn-in sensing circuit | |
| KR950035091A (ko) | 반도체집적회로 | |
| US7679380B2 (en) | Overcurrent detection device | |
| WO1995013656A1 (en) | Circuit and method for generating a delayed output signal | |
| JPS613526A (ja) | 電子回路の三値入力方法 | |
| CN117949808B (zh) | 一种基于电势变化的芯片引脚悬空检测电路及其检测方法 | |
| US5969540A (en) | Three-level detector without standby current | |
| KR950005017B1 (ko) | 논리회로 | |
| JPH02236178A (ja) | 半導体装置 | |
| JP2666347B2 (ja) | 出力回路 | |
| US9407255B2 (en) | Circuit | |
| KR970003257A (ko) | 반도체 메모리 장치 | |
| US4868903A (en) | Safe logic zero and one supply for CMOS integrated circuits | |
| WO2003063198A2 (en) | A voltage limiting semiconductor pass gate circuit | |
| JP3211881B2 (ja) | 半導体記憶装置 | |
| KR0167612B1 (ko) | 무안정 멀티바이브레이터 |