JPS6136676B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は２つの信号の相関方法であつて、２つ
の信号の相互に時間的にずれたサンプリング値を
相互に乗算し、かつ相関関数の基準値を決定する
ため同じ時間ずれに相応する乗算結果の平均値を
形成するようにした方法およびこの方法を実施し
た装置に関する。 ２つの異なる信号の相関（相互相関）および或
１つの信号と時間的にずれた同じ信号との相関
（自己相関）が、各信号の所定の特性についての
解明、又は各信号の今後の特性についての予見を
得るために多くの分野において応用されている。
相関工学の公知の応用分野にはプロセスおよび自
動化工学の多くの分野で必要な、運動物体及び流
体における無接触速度測定がある。例としては多
相物体流における通過流測定又は管路における固
体輸送がある。この場合媒体流または運動表面か
ら、流動方向で相互に所定間隔をおいて配置され
た２つの光学的、音響的又は容量的センサにより
ノイズ信号を取出すことができ、これらのノイズ
信号から、相関解析を用いて２つのセンサ間での
運動表面（領域）又は媒体流の走行時間を推定で
きるという事実が利用される。すなわち相関関数
のその最大値に相応する、相関信号間の時間ずれ
が、第１センサから第２センサまでの走行時間に
等しい。 相関器における信号処理の簡単化のため、相関
を連続的アナログ信号において行なわないで、所
定の時間間隔をおいて取出される個別の（離散
的）サンプリング値、有利にはデイジタル形式に
され得るものにおいて行なうことが公知である。
別の公知の簡単化手段によれば信号値としてたん
にセンサ信号の極性が所謂極性相関器において評
価されるようにする。この場合サンプリング値は
２つの信号値のうちの一方又は他方のみを２進信
号である。 従来公知のデイジタル相関器は固定配線された
コンピユータをベースとした高価な研究所向測定
機器であり、この測定機器は結果としてオシログ
ラムスクリーン上又はXYレコーダ上に相関関数
の特性経過全体を表わし、これにより、測定技術
者は、無接触速度測定の際のみ意味のある最大値
の状態を捕捉しなければならない。重大な欠点と
なるのは長い計算処理時間である。通常の相関器
は相関関数を直列的に計算処理し、その結果例え
ば各相関基準値当りＮ個の平均と256の基準値の
計算のため256・Ｎの時間単位の計算が継続す
る。その後はじめて最大値を決定することができ
る。計算時間の決定のためには比較的高価な研究
所向相関器が公知であり、この相関器は256のパ
ラレル動作の乗算段と積分段とを有し、各サンプ
リング時間において相関関数全体に対する１つの
推測値を計算する。この場合最大値を非常に早期
に定めることができるが、そのためにはコストが
著しく大である。両方式は共に実用上の測定機器
には不適である、即ち第１のものは長い測定時間
のため、第２のものは技術的コストのため不適で
ある。 さらに公知の所謂走行時間（遅延）相関器は主
にアナログの技術における制御可能な遅延区間
と、制御ループと、VCOとを用いて、グラジエ
ント方式にしたがつて、デイフアレンシヤル形の
相関関数を連続的に定める。これらの相関器はす
べてのアナログ技術の欠点、即ち大規模回路での
良好でない積分特性、温度、走行時間（遅延）上
の問題がある。さらに、制御ループを用いての最
大値決定の方式も実際に生じる次のような相関関
数の多数の場合において問題がある（クリテイカ
ルである）、即ち主最大値のほかに周期的信号成
分（例えば配管区間におけるロータリポンプ）を
有する相関関数の場合において問題がある。 制御ループが、副最大値にて固定されたそれに
より全く誤つた測定を来たす可能性が大である。
もう１つの問題は停止の検出の問題である。この
場合相関関数は顕著な最大値を有さず、制御器の
正しくない不整の探索ないし捜査動作を抑圧しな
ければならない。また突如再始動しても制御ルー
プのシステム特有の慣性（低い応動感度）のため
最大値がずれを来たし捕捉（プルイン）領域外に
はずれることとなる。 研究向相関器においても走行時間（遅延）相関
器においても上記の問題があるため、相関測定方
式は基本的に利点があるにも拘らず、実際の使用
に供されていない。 本発明の課題とするところは、わずかなコスト
で２つの信号の迅速且確実な相関を可能にする方
法および装置を提供することにある。 この課題の解決のため本発明によれば冒頭に述
べた形式の方法において、前記両信号のうち一方
の信号を他方の信号のサンプリング周波数の倍数
である周波でサンプリングし、比較的に低速でサ
ンプリングされる信号のそのつど最後の複数個の
サンプリング値をメモリし、比較的高速でサンプ
リングされる信号のそれぞれのサンプリング値を
前記の比較的低速にサンプリングされた信号のす
べてのメモリ値に同時に乗算し、乗算されたサン
プリング値間の同じ時間ずれにそれぞれ相応する
各乗算結果を別個に加算するようにしたのであ
る。 確かに、相関すべき両信号のうち一方の信号を
他方の信号のサンプリング周波数の倍数の周波数
でサンプリングすること自体は公知ではあるが、
公知の方法の場合、基準値の計算が直列的に行な
われ、本発明のように同時に即ち並列式に乗算を
行うことは従来行われていなかつた。 公知の技術の場合、基準値の順番で相関関数を
検出するので相関関数が評価できるようになるま
でには、全行程を経なければならず、本発明の場
合に比べて著しく長い計算時間を要する。 本発明の方法の利点とするところは相関関数の
計算が、比較的高速でサンプリングされる信号の
それぞれのサンプリング時間において複数個の基
準値について同時に行なわれ、その結果比較的短
区間のサンプリング周期の複数で相関関数のそれ
ぞれの基準値に対して計算が行なわれるというこ
とである。平均化プロセス中形成される最大値の
捕捉検出を直列相関器に比して著しく早期に行な
うことができる。 つまり高速のサンプリングクロツク毎に、既に
すべての相関関数の大まかな近似が行なわれ、こ
の近似は別の引続いての計算過程ごとに、次第に
正確になる。即ち次第に多くの基準値が検出され
る。 本発明の方法の実施に必要な回路コストはわず
かである。本発明の方法を実施する装置の実施例
によれば２つの信号を周波数比１：ｋでサンプリ
ングするための装置と、比較的に低速にサンプリ
ングされる信号のｎ個の前後のサンプリング値の
メモリのためのｎ個の段階を有するレジスタと、
ｎ個の乗算回路とを設け、この乗算回路は一方の
入力側にそのつどレジスタ段の内容を受信し、他
方の入力側にてパラレルに、比較的高速にサンプ
リングされる信号のサンプリング値を受信するよ
うにし、さらにｍ＝ｋ・ｎのメモリロケーシヨン
を有するメモリと、乗算回路から送出される乗算
結果を、当該の時間ずれに対応するメモリロケー
シヨン中に先行の内容に加算して入力するための
分配回路とを設けるのである。 このような装置は簡単な形式で市販の集積デイ
ジタル又はアナログ回路で構成することができ
る。特に簡単な実施例によれば分配回路とメモリ
をマイクロコンピユータで構成するのである。 本発明の方法の実施例によれば複数の順次連続
するサイクルのうちのそれぞれの各第１フエーズ
においては比較的に高速のサンプリングのそれぞ
れのサンプリング周期において同時に得られるｎ
個の乗算結果を高速サンプリングのタイミングで
パラレルにバツフアメモリ中に記憶させ、さら
に、各サイクルの第２フエーズにおいてはバツフ
アメモリ中にメモリされている乗算結果を和メモ
リの動作速度に適合したタイミングでバツフアメ
モリから読出し加算メモリのメモリロケーシヨン
に分配せしめるのである。 本発明の方法の別の実施例においては高速サン
プリングの周波数が加算メモリの動作速度に無関
係であり、かつ、乗算結果がバツフアメモリ中に
入力される速度でのみ定まる。バツフアメモリが
加算メモリより高速に動作するものでないと仮定
するとしても、サンプリング周期のｎ逓倍となる
こととなる、それというのはそのつどｎ個の乗算
結果がパラレルにバツフア中に入力されるからで
ある。さらに最高のサンプリング周波数の一層の
増大が得られる、それは、乗算結果の群がバツフ
アメモリ中に分類されずに順次連続するメモリロ
ケーシヨン中に入力され得、かつ先行する内容に
加算される必要がないからである。 相関関数の計算が、加算メモリ中への乗算結果
の直接入力の場合におけるとほぼ同時に、但し、
遥かに高いサンプリング周波数で得られるサンプ
リング値に基づき行なわれる。殊に乗算結果が１
ビツト値であるような極性相関器としての構成の
場合、直ちに、市販のマイクロコンピユータ素子
でほぼ50kHzのサンプリング周波数が得られる。 次に図示の実施例を用いて本発明を説明する。 第１図に相関システムの適用例として導管１中
の媒体の流速Ｖの測定用装置を示す。導管１には
正確に既知の間隔Ｄをおいて２つのセンサ２と３
が取付けられており、これらのセンサは媒体流か
らノイズ信号を取出し相応した電気信号ｘ（ｔ）
ないしｙ（ｔ）を送出する。センサは任意の種類
のもの、例えば光学的、音響的又は容量的センサ
であつてもよい。 両信号ｘ（ｔ）とｙ（ｔ）との間の相互相関関
数Ｒ_xy（τ）の形成によつて導管１における流速
を求めることができることが知られている。この
ことは次のことに立脚する、即ち、両センサ２，
３のところを同じ媒体流成分（渦）が通過の際生
ぜしめられる各信号が、所定の類似性を有し相互
相関関数において最大値を生じさせるということ
に立脚する。相互相関関数は次の数式で表わされ
る。 つまり、信号ｘ（ｔ）の瞬時値が、信号ｙ
（ｔ）の、ずれ時間τだけずれた瞬時値と乗算さ
れ、積の平均値が観測時間Ｔの領域にわたつて形
成されるのである。ずれ時間τのそれぞれの値に
対して相関関数の基準値が得られる。ここで挙げ
た適用例においては相関関数は所定のずれ時間τ
_Mの場合最大値をとる。その場合そのずれ時間τ_M
はτ_M＝Ｄ／Ｖが成立つ場合、センサ３からセンサ２ への媒体の走行時間に等しい。 相関関数が、相関器４を介して求められる。相
関器４に接続された評価装置５は相関関数の最大
値を調べ、相応のずれ時間τ_M又はそれより算出
された流速Ｖを出力する。 図示の実施例では相関器４は相関関数をアナロ
グ信号ｘ（ｔ）およびｙ（ｔ）から直接求めない
で、簡単化のため、それ自体公知の方式にしたが
つてその極性から求める。すなわち所謂極性相関
器である。この目的のためセンサ２に信号変換器
６が後置接続されており、この信号変換器６は、
信号ｘ（ｔ）が負の場合２進値０に相応する信号
値（例えば電圧零）をとり、また、信号ｘ（ｔ）
が正の場合２進値１に相応する信号値（例えば正
の電圧値）をとる。簡単化のためにこれらの信号
は以下信号値“０”または“信号値１”と称す
る。同様にして、センサ３には信号変換器７が後
置接続されており、この変換器は信号ｙ（ｔ）の
極性に相応して信号値０かそれとも信号値１をと
る２進信号Ｓ_y（ｔ）を送出する。それぞれの信
号変換器はそれ自体公知のように、限界値発生器
であつてよく、この限界値発生器は例えば非帰還
オペアンプによつて形成され、その限界値は零に
セツトされる。また、零とは異なる限界値を選ぶ
ことも可能である。この場合、各信号変換器６，
７の出力側に同じく、極性信号でない２進信号が
得られる。 さらに図示の装置構成では相関すべき信号のデ
イスクリート（離散的）信号の限られた数の相関
を行なうというそれ自体公知の手段を利用する。
このことを明示するため第１図に２つのサンプリ
ング回路８，９が示してあり、これらのサンプリ
ング回路は信号変換器６，７の出力側と相関器４
との間に挿入接続され、クロツク発生器１０から
送出されるクロツクパルスによつて制御される。
サンプリング回路８，９は次のように構成されて
いる。即ち１つのクロツクパルスの受信の際ごと
に信号入力側に加わる信号値をメモリし、次のク
ロツクパルスまで出力側にて、サンプリング値Ｘ
ないしＹとして用い得るように構成されている。
詳細を後述する相関装置構成の特色とするところ
は両信号Ｓ_x（ｔ）とＳ_y（ｔ）のサンプリングが
異なるタイミングで行なわれることである。クロ
ツク発生器１０より繰返周波数ｆ_cで送出される
クロツクパルスがサンプリング回路８に直接供給
されるのに対して、サンプリング回路９にはそれ
らのクロツクパルスは１：Ｋの分周比の分周器１
１を介して供給され、その結果サンプリング回路
９はｆ_c＝ｆ_c／Ｋの繰返周波数のクロツクパルス
I′_cで制御される。したがつて極性信号Ｓ_y（ｔ）
およびＳ_x（ｔ）のサンプリングが、周波数比
１：Ｋで行なわれ、極性信号Ｓ_y（ｔ）の１つの
サンプリング値Ｙに対して極性信号Ｓ_x（ｔ）の
サンプリング値ＸをそのつどＫ個得られる。 第２図は第１図の相関器４の実施例を示す。こ
の実施例ではサンプリング回路は相関器に関与し
ている。したがつて相関器は２つの入力側１２，
１３において、信号変換器６，７から供給される
２進極性信号Ｓ_x（ｔ）ないしＳ_y（ｔ）を供給さ
れる。 相関器は一段のＸレジスタ１４を有し、このレ
ジスタの唯１つのレジスタ段がＤフリツプフロツ
プによつて形成されている。このＤフリツプフロ
ツプのＤ入力側は入力側１２に接続されており、
そのクロツク入力側にはクロツク発生器１０から
のクロツクパルスＩ_cが加えられる。Ｄフリツプ
フロツプの公知の動作に応じて、Ｑ出力側は各ク
ロツクパルスＩ_cの立上り縁の際、その瞬時にお
いてＤ入力側に加わる信号値をとり、この信号値
を次のクロツクパルスＩ_cまで維持する。したが
つて、Ｘレジスタ１４は第１図のサンプリング回
路８の役割を果たし、出力側において、順次連続
するサンプリングにより得られるサンプリング値
を送出する。このような簡単なサンプリング回路
の構成が可能であるのは、サンプリングすべき極
性信号Ｓ_x（ｔ）が、２進信号であるからであ
る。 さらに相関器は同じくＤフリツプフロツプによ
つて形成されている８つのレジスタ段１５ａ〜１
５ｈを有する多段のＹレジスタを有する。Ｙレジ
スタ１５は次のようにしてシフトレジスタとして
構成されている、即ちレジスタ段１５ａ〜１５ｇ
が次のレジスタ段１５ｂ〜１５ｈのＤ入力側と接
続され、一方、すべてのレジスタ段１５ａ〜１５
ｈのクロツク入力側が、並列的に分周器１１の出
力側に並列的に接続されているのである。第１レ
ジスタ段１５ａのＤ入力側は入力側１３と接続さ
れている。 レジスタ段１５ａのＤフリツプフロツプのクロ
ツク入力側へクロツクパルスＩ_cを印加の際Ｑ出
力側は極性信号Ｓ_y（ｔ）の信号値をとり、この
信号値は同じ瞬間にＤ入力側に加わる。この信号
値はサンプリング値として、次のクロツクパルス
I′_cの現われるまでレジスタ１５ａの出力側に加
わつたままである。したがつて、レジスタ１５ａ
は極性信号Ｓ_y（ｔ）に対する第１図のサンプリ
ング回路９の役割を果たすことが明らかである。 レジスタ段１５ａにおける極性信号Ｓ_y（ｔ）
のサンプリングを行なわせる同じクロツクパルス
I′_cによつて、次のレジスタ段１５ｂ〜１５ｈ中
への各レジスタ段１５ａ〜１５ｇの内容の転送が
行なわれる。よつて、２つのクロツクパルスI′_c
間の時間間隔において、レジスタ段１５ａの出力
側に、最後のサンプリングパルスI′_cと共に得ら
れたサンプリング値Ｙ_aが得られる。レジスタ段
１５ｂの出力側には先行のクロツクパルスI′_cで
サンプリングされたサンプリング値Ｙ_bが得られ
る。同様にして、レジスタ段１５ｃ〜１５ｈの出
力側にて、先行のレジスタ段において現われるサ
ンプリング値よりクロツクパルスI′_cの周期だけ
それぞれ早いサンプリング値１５ｃ〜１５ｈが得
られる。換言すればＹレジスタ１５中に同時に極
性信号Ｓ_y（ｔ）のそのつど８つの最後のサンプ
リング値がメモリされており、このメモリ値は８
つのレジスタ段の出力側において出力させること
ができる。 例えば、分周器１１は分周比１：32を有し、し
たがつて、Ｋ＝32が成立つものと仮定してある。
従つて極性信号Ｓ_y（ｔ）の新たなサンプリング
値Ｙに対してＸレジスタ１４の出力側にて極性信
号Ｓ_x（ｔ）の32のサンプリング値Ｘが得られ
る。 Ｙレジスタ１５の８つのレジスタ段１５ａ〜１
５ｂには８つの乗算器１６ａ〜１６ｈが配属され
ており、これらの乗算器はそれぞれ第１入力側に
て所属のレジスタ段１５ａ〜１５ｈのＤフリツプ
フロツプのＱ出力側と接続され、一方、すべての
８つの乗算器１６ａ〜１６ｈの第２入力側は並列
にＸレジスタ１４のＤフリツプフロツプのＱ出力
側に接続されている。乗算すべき信号は簡単な２
進信号であるので、各乗算器１６ａ〜１６ｈはデ
イジタル結合回路によつて形成されている。図示
の実施例では各乗算回路は等値（対等）回路であ
る、すなわちその両入力信号が同じ信号値（０又
は１）を有するとき出力側に信号値１を送出し、
両入力信号が異なる信号値を有するとき出力信号
が信号値０をとるようなデイジタル結合回路であ
る。各乗算器の入力側に加わるサンプリング値Ｘ
とＹの形成の点で見ると、２つのサンプリングさ
れた信号がサンプリング時点において双方共正又
は負であつた場合は乗算結果として信号値１が得
られ、一方サンプリング時点において双方のサン
プリングされた信号が逆の極性を有しているとき
は信号値０が得られるということになる。この種
のデイジタル結合によつて“確率論的”（ストカ
ステイツク）乗算が得られる。 乗算器１６ａ〜１６ｈの出力側は分配回路１７
の入力側と接続されており、この分配回路は乗算
器から乗算結果として送出される２進信号を詳細
を後述するように加算メモリ１８のメモリロケー
シヨン中に入力する。この目的のため分配回路１
７は例えばクロツク発生器１０のクロツクパルス
Ｉ_cで同期をとることができる。 メモリ１８はｍ＝Ｋ・ｎのメモリロケーシヨン
を有している。但し、Ｋは分周器１１の既述の分
周係数、ｎはＹレジスタ１５中にメモリされた最
後のサンプリング値Ｙの数である。本実施例では
次のような関係が成立つ。 Ｋ＝32；ｎ＝８；ｍ＝32.8＝256メモリロケー
シヨン メモリ１８の各メモリロケーシヨンは複数ビツ
トの容量を有しており、装置構成は次のようにな
されている、即ち順次同じメモリロケーシヨン中
に入力されるビツトが、そのつど先行の内容に加
算されるようになされている。詳細を後述するよ
うに各メモリロケーシヨンの内容が、相関関数の
基準値を成す。メモリ１８と接続されたメモリ呼
出制御回路１９は相関関数の形成ないし取出を可
能にする。メモリ呼出制御回路１９の出力側が、
評価装置５（第１図）に接続されている。 数値Ｋ，ｎ，ｍは前掲の例では２のべき乗であ
る。 ｎ＝2³＝８；ｍ＝２ⁿ＝256；Ｋ＝２ⁿ／ｎ＝32 これらの数値の選択が好適であるのは種々異な
る回路部品に対して市販の集積回路を使用できる
からである。分周器１１は５段の２進カウンタで
あつてよい。分配回路１７、メモリ１８、メモリ
呼出制御回路１９は有利に、相応にプログラミン
グされたｎビツトの語長を有するマイクロコンピ
ユータによつて形成されている。 本明細書の詳細な説明の末尾に掲げた表は多
数の順次連続するサンプリングサイクル中Ｘレジ
スタ１４とＹレジスタ間に現われるサンプリング
値ＸないしＹを示す。表の頭部にはクロツクパル
スＩ_cの周期に相応するサンプリング時間が示し
てある。これらのサンプリング時間はt₀，t₁，t₂
…で表わしてあり、その場合、そのサンプリング
時間に同時にパルスＩ_cとI′_cの現われる任意のサ
ンプリング時間t₀を基礎とする。１サンプリング
サイクルはそれぞれ、緩慢なクロツクパルスI′_c
の各１周期、すまり、高速クロツクパルスＩ_cの
32周期に相応する。スペース上の理由から各サン
プリングサイクル中のそれぞれ、最初と最後のサ
ンプリング時間を示す。 サンプリング値ＸとＹにはサンプリング値をサ
ンプリングしたサンプリング時間を表わす添字番
号が付されている。各サンプリング時間t₀，t₁，
t₂…に対して、Ｘレジスタ１４中にサンプリング
時間と添字番号と同じものが付けられたサンプリ
ング値が現われる。 サンプリング時間t₀においても信号Ｓ_y（ｔ）
のサンプリングが行なわれるので、このサンプリ
ング時間においてＹレジスタ１５の段１５ａの出
力側にサンプリング値Y₀が現われる。このサン
プリング値はサンプリング時間的t₃₁まで変らな
いままである。 先に段１５ａにあつたサンプリング値はサンプ
リング時間t₀の始めに段１５ｂに転送されてい
る。このサンプリング時間は32サンプリング時間
早めに得られたものであり、それに相応してY_-32
で表わされる。サンプリング値Y_-32はサンプリン
グサイクルの終りまで段１５ｂの出力側におかれ
たままである。 同様にして全サンプリング時間中段１５ｃ〜１
５ｈの出力側にサンプリング値Y_-64，Y_-96，
Y_-128，Y_-160，Y_-224が現われ、これらは先行段
にあるサンプリング値より32サンプリング時間早
く得られたものである。 次のサンプリングサイクルがサンプリング時間
t₃₂から始まる。このサンプリング時間の始めに
再びクロツクパルスI′_cがクロツクパルスI′_cと同
時に現われ、その結果Ｘレジスタ１４中における
サンプリング値X₃₂と同時にＹレジスタ１５の段
１５ａにおいて新たなサンプリング値Y₃₂が現わ
れる。それと同時にＹレジスタ１５の各段のそれ
までの内容が１段だけずらされ、その結果サンプ
リング値Y₀は段１５ｂに入り、サンプリング値
Y_-32は段１５ｃ等に入る。 同じ過程がサンプリング時間t₆₄，t₉₆…におい
てそれぞれの新たなサンプリングサイクルの始め
に繰返され、それにより生じる、レジスタ１４，
１５に入るサンプリング値は表から直ちにわか
る。 各サンプリングサイクル中、Ｘレジスタ１４中
に順次現われる32のサンプリング値Ｘが、乗算器
１６ａ〜１６ｈにおいて、Ｙレジスタ１５にある
８つのサンプリング値Ｙそれぞれと乗算される。
表はそれぞれ相互に乗算されるサンプリング値
間のずれ時間τを表わす。その場合、クロツクパ
ルスＩ_cは持続時間△τを有し、その結果△τの
倍数のずれ時間が生じる。 サンプリング時間t₀においてはサンプリング値
X₀はＹレジスタ１５中にあるＹ_a〜Ｙ_hに対して次
のようなずれ時間を有する。 Ｙ_aに対してのずれ時間：△τ ０ Ｙ_b ： 32 Ｙ_c ： 64 Ｙ_d ： 96 Ｙ_e ： 128 Ｙ_f ： 160 Ｙ_g ： 192 Ｙ_h ： 224 要するにサンプリング時間t₀において、８つの
乗算器１６ａ〜１６ｈの出力側に同時にそれぞれ
32△τ相互に離れている８つの異なるずれ時間τ
に相応する８つの乗算結果が同時に得られる。 これらの乗算結果は分配回路１７によりメモリ
１８の、当該のずれ時間に所属するメモリロケー
シヨンの中に入れられる。No.０〜No.25の番号を
256のメモリロケーシヨンに付した場合、各メモ
リロケーシヨンが、メモリロケーシヨンの番号と
一致する係数のずれ時間に対応するようにするこ
とができる。この場合、乗算器１６ａの出力信号
がメモリロケーシヨンNo.０中に入れられ、乗算器
１６ｂの出力信号がメモリロケーシヨンNo.32に入
れられ、その他の乗算器１６ｃ〜１６ｈの出力信
号がメモリロケーシヨンNo.64，No.96，No.128，No.
160，No.192，No.224中に入れられる。既述のよう
にこれらの出力信号はそれぞれ等値回路に相応し
て信号値０か信号値１をとる。サンプリング時間
t₀において新たな測定サイクルが始まりメモリ１
８が前以つて消去されているものとすると、サン
プリング時間t₀の終りにおいて前述の８つのメモ
リロケーシヨンの幾つかにおいて２進値１が現わ
れ、一方その他のメモリロケーシヨンは空らであ
る。 次のサンプリング時間においてはサンプリング
値Ｙ_a〜Ｙ_hは変らないが、サンプリング値X₁は△
τだけ遅いサンプリングに相応する。よつて、今
や確率論的に（ストカイツク）に乗算されたサン
プリング値間でずれ時間１△τ，33△τ，65△
τ，97△τ，129△τ，161△τ，193△τ，225△
τが存在する。乗算結果は分配回路１７によりメ
モリロケーシヨンNo.１，No.33，No.65，No.97，No.
129，No.161，No.193bzw.No.225中に入れられる。 順次連続するひきつづいての各サンプリング時
間中同様の形式で、先行のサンプリング時間に相
応するずれ時間よりも△τだけ大きいずれ時間に
対する同時に８つの乗算結果が得られる。これら
の乗算結果はメモリ１８のすべてのメモリロケー
シヨン中に順次入れられ、遂には当該のサンプリ
ング時間t₃₁において31△τ，63△τ，95△τ，
127△τ，159△τ，191△τ，223△τ，255△τ
のずれ時間に対する８つの乗算結果が得られ、こ
れらはメモリ１８の最後の８つのメモリロケーシ
ヨンNo.31，No.63，No.95，No.127，No.159，No.191，
No.223，No.255に入れられる。したがつて、このサ
ンプリングサイクルの終りにおいてメモリ１８の
それぞれのメモリロケーシヨン中に、値０又は１
を有している乗算結果が入れられている。 次のサンプリング時間t₃₂、即ち次のサンプリ
ングサイクルの最初のサンプリング時間である次
のサンプリング時間t₃₂においては、先行のサン
プリングサイクルの最初のサンプリング時間t₀に
おけると同じずれ時間が再び生じる。相応の８つ
の乗算結果は８つのメモリロケーシヨンNo.０，No.
32，No.64，No.96，No.128，No.160，No.192，No.224中
に入れられる。その場合それらのロケーシヨン中
には先行のサンプリングサイクルの乗算結果が既
に入つている。新たな乗算結果はメモリロケーシ
ヨンの内容に加算されるのであり、そのメモリロ
ケーシヨンの内容は消去されない。同じ過程が、
このサンプリングサイクルの後続するサンプリン
グ時間に対して繰返され、その際メモリロケーシ
ヨンの内容が、乗算結果に応じて変らないでいる
か、それとも１単位だけ高められる。 各メモリロケーシヨンは相互に乗算されるサン
プリング値間の所定の時間ずれに対応しており各
メモリロケーシヨン中にて常に同じ時間ずれに相
応するサンプリング値の積が加算されるので、各
メモリロケーシヨンの内容が相関関数の基準値に
相応する。 第３図はメモリ１８における相関関数の基準値
の徐々の漸次の展開を示す。第３図の一番上には
ずれ時間τの関数としての相関関数Ｒ_xy（τ）を
示す。相関関数はτ_M＝192△τの際最大値を有す
る。 このダイヤグラムの下に順次連続するサンプリ
ングサイクルにおける基準値の計算が示してあ
り、その場合簡単化のため各サンプリングサイク
ルにおいてたんに４つのサンプリング時間を示し
てある。時間軸は垂直下方へ向いている。 第１サンプリングサイクルの第１のサンプリン
グ時間では相関関数の８つの基準値の同時の計算
が行なわれこれらの基準値は横軸座標点０，３
２，６４，１２８，１６０，１９２，２２４のと
ころにある。わかり易くするため、乗算結果１が
得られ相応のメモリセル中に入れてある基準値を
黒い点で示す。 次のサンプリング時間t₁においては相関関数の
ひきつづいての８つの基準値が計算され、これら
の基準値は先行の基準値に対して右方へそれぞれ
△τだけずれており、１，３３，６５，９７，１
２９，１６１，１９３，２２５△τのところにあ
る。 例としてさらにサンプリングサイクルの中央に
おけるサンプリング時間t₁₅および最後のサンプ
リング時間t₃₁における基準値の計算を示す。 したがつて第１サンプリングサイクルの終りに
おいてそれぞれ相互に間隔△τをおいている相関
関数の256の基準値に対して２つのサンプリング
値に基く計算がなされている。 第２のサンプリングサイクルにおいては同じ基
準値に対して第２の計算がなされている。既に先
行するサンプリングサイクルにおいて乗算結果１
が入れられているメモリセル中に結果１が入れら
れると、既に存在する黒点のほかに第２の点が加
わる。 Ｎのサンプリングサイクルの後、それまで加算
されて来た結果に基づきもう相関関数の最大値が
わかる。 メモリ１８に入つている相関関数の評価のため
各メモリロケーシヨンを所定間隔をおいてメモリ
呼出制御回路１９を用いて評価装置５により最大
値を探索することができる。その場合デイスクリ
ートの（離散的）基準値から成る相関関数を場合
によりフイルタ２０を介して平滑にすることがで
きる。回路部分１７，１８，１９，５をマイクロ
コンピユータで形成した場合フイルタ２０を相応
のプログラミングで実現することができる（ソフ
トウエアーフイルタ）。十分重みのある相関最大
値が認められた場合、相関時間τ_Mまたは換算さ
れた速度が出力される。その場合新たな測定サイ
クルがスタートし、その際メモリ１８が消去され
る（加算動作）か、それともメモリ中にある数値
が、一定値だけ分割されこれらの数値を基礎とす
る（フローテイング動作）。 前述の相関速度測定の適用例においては相関関
数の最大値の現われる時間ずれτ_Mはセンサ３か
らセンサ２への媒体流の走行時間に相応する。こ
の走行時間は０〜ｍ・△τにわたる測定領域にお
ける△τの倍数として得られ、図示の実施例では
測定領域は０〜255△τにわたる。したがつて△
τの値の選択により測定領域を任意に定め変化さ
せることができる。△τはクロツク発生器１０の
周期に等しいので、測定領域の確定を非常に簡単
にクロツク発生器１０の周波数の相応の調整によ
つて行なうことができる。従つてクロツク発生器
１０は有利に、その周波数が可調整であるように
構成されている。周波数調整を操作者が手動で、
または自動的に、例えば評価装置５よりクロツク
発生器１０の周波数制御入力側１０ａへ加えられ
る制御信号によつて行なうことができる。このよ
うな自動的周波数制御が有利である場合は評価装
置５が、回路部分１７，１８，１９，２０と共
に、マイクロコンピユータによつて形成されてい
る場合である。この場合クロツクパルスＩ_cは有
利にマイクロコンピユータから供給され、その結
果クロツク発生器１０も、マイクロコンピユータ
の構成成分である。マイクロコンピユータの適当
なプログラミングにより、測定領域を、調べられ
る速度領域に適合させて相関関数の最大値を好適
な領域中にもたらし相関器の分解能を最適利用す
ることが可能である。例えば相関最大値の位置の
最初の近似的捕捉の後、相関関数をクロツク発生
器１０の周波数の増大によつて、最大値を含む領
域のみが調べられるように拡大することができ
る。 上述のような、相関関数の被換領域の選択の手
段を次のようにしてさらに拡大することができ
る、即ち比較的低速にサンプリングされる信号に
対して、レジスタ中に入れられる前に、有利に可
調整である付加的前遅延が与えられるようにする
のである。第４図に示す第１図の変化実施例では
上記の考察した場合に対する前遅延が得られ、相
関された信号が２進信号のサンプリング値であ
る。この目的のために信号変換器７に高速クロツ
クパルスＩ_cでクロツク制御されるサンプリング
回路２１が後置接続されており、サンプリング回
路９との間に同様に高速クロツクパルスＩ_cによ
つてクロツク制御されるシフトレジスタ２２が挿
入接続されている。サンプリング回路２１の出力
側にはサンプリング値Y′がこれと同じ高速の繰
返周波数のサンプリング値ＸとＹに同期に現われ
る。これに対してシフトレジスタ２２の出力側に
現われるサンプリング値Y″はサンプリング値
Y′とX′に対して時間ｑ・△τだけ遅延されてい
る。その場合ｑはシフトレジスタ２２の段の数で
ある。その場合それらの遅延されたサンプリング
値から、サンプリング回路９はパルスI′_cの低速
繰返周波数でサンプリング値Ｙを取出しこれはＹ
レジスタ１５（第２図）中にメモリされサンプリ
ング値Ｘと乗算される。 第２図の実施例においてはＹレジスタ１５はサ
ンプリング回路９の役割を果たすので、第４図に
示す装置構成を適用する場合シフトレジスタ２２
の出力側が、端子１３と接続されている。その他
の点では第２図の回路は変つていない。 シフトレジスタ２２によつて支えられる前遅延
は次のような作用を有する、即ちＸレジスタ１４
にて現われるサンプリング値ＸとＹレジスタ１５
にて現われるサンプリング値Ｙ_a〜Ｙ_h間に、第
１，２図の実施例について述べ表に掲げたずれ
時間よりそれぞれｑ・△τだけ大であるずれ時間
が存在するようにする働きをする。要するに測定
領域はもはや０△τ〜255△τでなく、ｑ△τ〜
（225＋ｑ）△τにわたる。 これにより差当り、相関関数の初期領域におい
て相関最大値が存在しないようにする場合にはそ
の相関関数の初期領域を抑圧することが可能であ
る。 比較的低速にサンプリングされる信号に与えら
れた前遅延が可調整であるようにすると好適であ
り、このことは第４図の実施例では次のようにし
て達成できる、即ち、シフトレジスタ２２を使用
し、このシフトレジスタにおいて作用する各段の
数ｑを制御入力側２２ａに加えられる制御信号に
よつて変化させるのである。その場合クロツク発
生器１０の前述のような調整と共に、相関関数の
重要な部分を選択しこの部分を測定領域全体にわ
たつて拡大することが可能である。 このような前遅延の調整をやはり操作者が手動
で行なうこともできるし、あるいは自動的に第４
図に示すような評価装置５から制御入力側２２ａ
に加えられる制御信号によつて行なうこともでき
る。相関器４と評価装置５がマイクロコンピユー
タで形成されている場合、このコンピユータは所
定最小値を越える相関最大値の最初の捕捉後前遅
延を次のように調整できる、即ち最大値が測定領
域の中央に移され、その際クロツク発生器１０の
周波数を、最大値を含む区間が測定領域全体に亘
つて延びるように変化させることができる。 比較的低速にサンプリングされた信号の前遅延
を形成で行なうこともできることは云うまでもな
い。その遅延は直接、例えば遅延線路を用いてア
ナログ信号Ｙ（ｔ）に与えることもできる。 前述の比較的高速にサンプリングされた信号の
サンプリング値と、周波数低速にサンプリングさ
れる信号のサンプリング値とに基く基準値のパラ
レル計算の方式は極性信号の２進サンプリング値
が場合に限られない。同じ方式を、サンプリング
値が被サンプリング信号値の大きさと極性を表わ
す場合にも用いることもできる。第１図の装置構
成ではどうなることかと云えば、信号変換器６と
７が省かれ、その結果サンプリング回路８と９が
直接信号ｘ（ｔ）ないしｙ（ｔ）をサンプリング
するということになる。さらに、サンプリング回
路８と９は次のように構成されている、即ち、極
性のほかに、被サンプリング信号の振幅をも有利
に２進コード形式で表わすように構成されてい
る。サンプリング回路がアナログ回路例えば瞬時
値メモリ（サンプル・ホールド回路）として構成
されている場合、各サンプリング回路にはアナロ
グサンプリング値を大きさと極性を表わす多桁の
２進数に変換するＡ―Ｄ変換器が後置接続されて
いる。その場合第２図におけるレジスタ１４と１
５の各レジスタ段はサンプリング値を表わす多桁
２進値をメモリできるように構成されている。同
じく、多桁の２進級の乗算に適する乗算器１６ａ
〜１６ｈが用いられる。斯様な、前述の回路の多
桁設計は当業者には困難ではない。 第２図の相関器においては高速サンプリングの
最大周波数が、加算メモリ１８の動作速度によつ
て制限されている。すなわち高速サンプリングの
周波数ｆ_cは次のように定めなければならない、
即ち各サンプリング周期において生じるｎ個の乗
算結果が先行の内容に加算されて加算メモリ１８
の所属のメモリロケーシヨン中に読込まれるよう
に設計されなければならない。相関器が分配回路
１７としてマイクロコンピユータを有する場合た
んに1000Hzの最大サンプリング周波数を達成でき
るに過ぎない。これにより比較的低周波数信号に
システムが制限され、その結果多くの適用例にお
いて相関最大値の分解能、ひいては測定精度が要
求に合致しないこととなる。 第５〜７図において示す相関器の変化実施例で
は相関関数の計算を第２図の実施例とほぼ同じ時
間に、しかも、遥かに一層高いサンプリング周波
数で得られるサンプリング値に基づいて行なわせ
得る。 第５図に示す相関器の構成部分は第２図におけ
ると同じ機能を有し同じ参照番号で表わす。これ
らの構成部分については再度の説明をしない。 第２図におけると異なつて、第５図においては
乗算器１６ａ〜１６ｈの出力側はアドレスカウン
タ３１に配属されたバツフアメモリ３０のデータ
入力側と接続されている。第６図に詳細を示すバ
ツフアメモリ３０は書込回路３２と、読取回路３
３と、図示の実施例ではＫ＝32のメモリロケーシ
ヨン３０‐０，３０‐１，…３０‐３１を有して
おり、それらのロケーシヨンのアドレスを０，
１，…３１で示す。各メモリロケーシヨンは同時
に乗算器１６ａ〜１６ｈから供給される乗算結果
の収容に十分な容量を有する。図示の極性相関器
の実施例では各乗算結果がビツトで表わされてい
るので、バツフアメモリ３０の各メモリロケーシ
ヨンが８ビツトの容量を有する。アドレスカウン
タ３１は“mod―ulo32”カウンタとして構成さ
れている。 アドレスカウンタ３１はオア回路３９の出力側
と接続されたクロツク入力側を有する。オア回路
３９の一方の入力側はゲート回路３４の出力側に
接続され、そのゲート回路の信号入力側にはクロ
ツク発生器１０からの高速クロツク信号Ｉ_cが供
給される。ゲート回路３４の制御入力側は制御回
路３５の出力側３５ａに接続されており、この出
力側３５ａは書込回路３２のトリガ入力側と、読
取回路３３の阻止入力側とに接続されている。 インデツクスカウンタ３６はクロツクパルスＩ
_cを供給されて、これらのクロツクパルスをカウ
ントする。インデツクスカウンタ３６は
“modulo Ｋ”カウンタとして構成されており、
本実施例では“modulo 32”カウンタとして構成
され、このカウンタは32のクロツクパルスＩ_cの
計数後ごとにそのつど状態零へリセツトされる。
このカウンタは分周器１７と同期して動作し、そ
の結果分周期１７が出力側にパルスI′_cを送出す
る度ごとにカウンタ状態３１からカウンタ状態零
に移行する。したがつて、インデツクスカウンタ
は通常のように５段２進カウンタである場合、分
周器１１によつて構成することもできる。インデ
ツクスカウンタのカウンタ状態はパルスI′_cのそ
れぞれの低速サンプリング周期内でパルスＩ_cの
それぞれの高速サンプリング周期の番号を表わ
す。 インデツクスカウンタ３６の段出力側はインデ
ツクスレジスタ３７の入力側に接続され、インデ
ツクスレジスタ３７のトリガ入力側は制御回路３
５の別の出力側３５ｂに接続されている。制御回
路３５が短いパルスをインデツクスレジスタ３７
のトリガ入力側に加えると、インデツクスカウン
タ３６の瞬時のカウンタ状態がインデツクスレジ
スタ３７中に伝送される。 インデツクスレジスタ３７の段入力側はアドレ
スコンピユータないしアドレス計算回路３８の相
応の入力側に接続され、このアドレスコンピユー
タは第２の入力側群において、アドレスカウンタ
３１の、アドレスを表わす出力信号を供給され
る。 バツフアメモリ３０の読取回路３３の出力側は
分配回路１７の入力側と接続されており、この分
配回路はバツフアメモリ３０から読出された信号
を、アドレスコンピユータ３８から供給されたア
ドレスによつて定められる加算メモリ１８のメモ
リロケーシヨン中に入力する。 メモリされたデータの、バツフアメモリ３０中
への転送が、制御回路３５の出力側３５ｃから供
給されるクロツク信号によつて制御される。出力
側３５ｃはアドレスコンピユータ３８のクロツク
パルス入力側と、分配回路１７のクロツク入力側
とに接続されている。 加算メモリ１８はやはりｍ＝Ｋ・ｎのメモリロ
ケーシヨン、実施例では256のロケーシヨンを有
する。メモリ１８と接続されたメモリ呼出制御回
路１９はメモリロケーシヨンの呼出制御、それに
より、相関関数の形成を可能にする。メモリ呼出
制御回路１９の出力側は評価装置１５に接続され
ている。 乗算結果のバツフアメモリ３０中への入力、お
よびバツフアメモリ３０の内容の、加算メモリ１
８中への転送が、制御回路３５による制御下で行
なわれる。この動作は循環的に経過し、その場合
各サイクルは２つのフエーズから成る。フエーズ
においては同時に乗算器１６ａ〜１６ｈの出力
側に現われるそれぞれｎ＝８の乗算結果の群が、
その発生のタイミングで、すなわち高速サンプリ
ング周波数ｆ_cのタイミングでバツフアメモリ３
０中に入力される。バツフアメモリ３０が一杯に
満たされている場合フエーズが始まり、このフ
エーズにおいてバツフアメモリ３０中にメモリ
された乗算結果が、分配回路１７を介して加算メ
モリ１８中に整えて入れられ、当該のメモリロケ
ーシヨンの先行の内容に加算される。この転送は
加算メモリ１８と所属の回路の動作速度に相応し
て制御回路３５により定められたクロツクで行な
われる。このクロツクは高速サンプリング周波数
ｆ_cにより定められるクロツクより著しく低速で
あつてよい。 各サイクルのフエーズの始めにおいて制御回
路３５は出力側３５ｂにて短いパルスを送出し、
この短いパルスによつてインデツクスレジスタ３
８中へのインデツクスレジスタ３７の瞬時のカウ
ンタ状態の伝送が行なわれる。このようにして、
フエーズの始まりを表わす高速サンプリング周
期の番号が固定的に保持される。この手段はサイ
クルを、低速サンプリング周期内でいずれの任意
の時点でも始めることを可能にする。 出力側における短いパルスの送出と同時に制御
回路３５は出力側３５ａにて、フエーズの全期
間中存続しつづける信号を送出する。この信号は
ゲート回路３４を動作させ、バツフアメモリ３０
の書込回路３２をトリガし、読取回路３３を阻止
する。 アドレスカウンタ３１は先行サイクルの終りに
て零にリセツトされている。したがつて、書込回
路３２の動作の際、インデツクスレジスタ３７中
にある高速サンプリング周期に所属するｎ＝８の
乗算結果の第１群が、パラレルにバツフアメモリ
３０のメモリロケーシヨン３０‐０中に入力され
る。このバツフアメモリのロケーシヨンはアドレ
スカウンタ３１中にあるアドレス０で表わされ
る。 ゲート回路３４が開かれるとアドレスカウンタ
３１が高速サンプリングパルスＩ_cによりシフト
される。したがつて次の高速のサンプリング周期
においてアドレスカウンタ３１中にアドレス１が
加わり、この高速サンプリング周期に所属するｎ
＝８の乗算結果の群が、バツフアメモリ３０のロ
ケーシヨン３０‐１中に入力される。 このようにして、出力側１６ａ〜１６ｈに現わ
れる。それぞれｎ＝８の乗算結果の群が、Ｋ＝32
のすべてのメモリロケーシヨンがいつぱいになる
まで、パラレルに、バツフアメモリ３０の順次連
続するメモリロケーシヨン中に入力される。その
場合バツフアメモリ３０中には相関関数の基準値
を成すｎ・Ｋ＝ｍ＝256の乗算結果（すなわち各
基準位置に対して１つの基準値）が入つている。
これらの256の基準値は高速サンプリングの、３
２の順次連続するサンプリング周期において得ら
れたものである。したがつて、高速サンプリング
周波数ｆ_cはたんに次のような周波数で制限され
ている、即ち、ビツト群をバツフアメモリ３０の
順次連続するメモリロケーシヨン中に入力し得る
周波数で制限されている。 バツフアメモリ３０がいつぱいになつている
際、即ち、アドレスカウンタ３１がカウンタ状態
３１から０へ移ると、フエーズが終る。その場
合制御回路３５の出力側３５ａにて送出される信
号のとる値によつて、ゲート回路３５および書込
回路３２の阻止ならびに読取回路３３のトリガが
生ぜじめられる。 ひきつづくフエーズにおいてサンプリング回
路１４，１５および乗算器１６ａ〜１６ｈは前述
のような形式でクロツクパルスＩ_c，I′_cによる制
御作用下で動作する。乗算器１６ａ〜１６ｈから
供給される乗算結果は書込回路３２の阻止に基づ
き無視される。 さらに、インデツクスカウンタ３０は高速クロ
ツクパルスＩ_cによりシフトされ、その結果その
カウンタ状態は各時点において、丁度働いている
低速クロツク周期内で高速周期の番号を指示す
る。 フエーズにおいては制御回路３５は出力側３
５ｃにてクロツクパルスを送出し、これらのクロ
ツクパルスはアドレスカウンタ３１、アドレスカ
ウンタ３８、分配回路１７のクロツク入力側に供
給される。これらのクロツクパルスは加算メモリ
１８の動作速度に適合した繰返周波数を有し、こ
の繰返周波数は高速クロツクパルスＩ_cの繰返周
波数ｆ_cより著しく低い。 フエーズの第１のクロツク周期においてはア
ドレスカウンタ３１内にあるアドレス０で表わす
メモリロケーシヨン３０‐０の内容が、読取回路
３３を用いて取出され、分配回路１７に供給され
る。この内容は高速サンプリング周期に所属する
相関関数のｎ＝８の基準値から成る。その番号は
インデツクスレジスタ３７中に入つている。分配
回路１７はこれらの８つの基準値を加算メモリ１
８の所属のメモリロケーシヨン中に整列して入れ
る。 第６図においては加算メモリ１８の２５６のメ
モリロケーシヨンを１８‐０，１８‐１，…１
８‐２５５で示す。簡単化のため、メモリロケー
シヨン１８‐０はずれ時間０△τを有する基準位
置に対応し、１８‐１は１△τを有する基準位置
に、等々、255△τを有する基準位置に対応する
メモリロケーシヨン１８‐２５５のところまで、
対応しているものと仮定する。 フエーズの第１の高速サンプリング周期のイ
ンデツクスレジスタ中にある番号は次のようなず
れ時間を表わす、即ちそのサンプリング周期に得
られバツフアメモリ３０のメモリロケーシヨン３
０‐０に入つている基準値が得られたずれ時間を
表わす。 例えばフエーズが、高速サンプリング周期No.
29において始まつた場合、そのサンプリング周期
の８つの基準値に対して、次のずれ時間が該当す
る。 乗算器１６ａ：（29＋0.32）△τ＝29 △τ 〃 １６ｂ：（20＋1.32）△τ＝61 △τ 〃 １６ｃ：（29＋2.32）△τ＝93 △τ 〃 １６ｄ：（29＋3.32）△τ＝125△τ 〃 １６ｅ：（29＋4.32）△τ＝157△τ 〃 １６ｆ：（29＋5.32）△τ＝189△τ 〃 １６ｇ：（29＋6.32）△τ＝221△τ 〃 １６ｈ：（29＋7.32）△τ＝253△τ したがつてこれらの基準値は加算メモリ１８の
メモリロケーシヨン中に、先行の内容に加算して
整列して入れられなければならない。 これらのメモリロケーシヨンのアドレスはアド
レスコンピユータ３８により計算され分配回路１
７に伝達される。 アドレスコンピユータ３８の実施例を第７図に
示す。このコンピユータに設けられている
“modulo 32”加算器４０は２つの入力側群にお
いてアドレスカウンタ３１とインデツクスレジス
タ３７の出力信号を供給される。入力信号の
“modulo 32”の和を供給する“modulo 32”の出
力側は直接的にアドレス３８の第１の出力側３８
ａを成す。この出力側からはそれぞれバツフアメ
モリ３０から取出される、８つの基準値の群の最
初の基準値を加算メモリ１８内で整列して入れる
べきメモリアドレスが送出される。 さらに、“modulo 32”加算器４０の出力側に
７つの加算回路４１，４２，４３，４４，４５，
４６，４７がカスケードで接続されている。この
加算回路の第２の入力側は継続的に、数値“32”
である信号を供給される。この加算回路の出力側
が、アドレスカウンタの出力側３８ｂ，３８ｃ…
３８ｈを形成する。 したがつて、出力側３８ｂには出力側３８ａに
おけるアドレスより32大であるアドレスが現われ
る。同様にして、アドレス３８のそれぞれの別の
出力側３８ｃ，３８ｄ…におけるアドレスが、そ
れぞれ、先行の出力側におけるアドレスより32大
である。これによつて、８つの基準値を整列して
入れるべき前述のアドレスが得られる。 分配器１７は各基準値群の８つの基準値を順
次、アドレスコンピユータ３８により表わされる
アドレスを加算メモリ１８中に整列して入れる。
この過程が終了されるとはじめて、制御回路３５
は出力側３５ｃにて次のクロツクパルスを送出す
る。 このクロツクパルスによつてアドレスカウンタ
３１の内容が１にされる。したがつて読取回路３
３はメモリロケーシヨン３０‐１の内容を占め
る。アドレスカウンタ３８はアドレスカウンタ３
１のカウンタ状態に基づき９つのアドレス、先に
選んだ例ではアドレス３０，６２，９４，１２
６，１５８，１９０，２２２，２５４を計算す
る。分配回路１７は８つの取出された基準値を加
算メモリ１８の相応のメモリロケーシヨン中に整
列して入れる。 アドレスカウンタ３１がカウンタ状態３に達す
ると、アドレスは出力側３８ａにてアドレス３２
でなく、（加算回路４０は“modulo 32”‐加算
器として構成されているので）アドレス０を供給
する。したがつてその他の出力側３８ｂ，３８ｃ
…３８ｈにおいて、アドレス３２，６４，９６，
１２８，１６０，１９２，２２４が現れる。これ
らのアドレスはずれ時間０△τ，32△τ…224△
τに対応している、それというのはバツフアメモ
リ３０のメモリロケーシヨン３０‐３から取出さ
れる基準値が、次の低速サンプリングサイクルの
高速サンプリングサイクルNo.０に属するからであ
る。このようにしてフエーズにおいて順次すべ
ての256の基準値がバツフアメモリ３０から取出
され加算メモリ１８中に入れられる。 フエーズは次のような場合終了される、即
ち、最後の基準値群がメモリロケーシヨン３０‐
３１から取出されメモリ１８中に整列して入れら
れた際に終了される。そろ際、アドレスカウンタ
３１は零になり、制御回路３５は次のサイクルの
フエーズを先に述べた形式で開始することがで
き、このフエーズにおいて、やはり256の基準
値が高速サンプリングのタイミングで得られ、バ
ツフアメモリ３０中にてメモリされ、それにひき
つづいて加算メモリ１８中に入れられる。 前述の動作によつて、第２図の相関器において
用いられるような加算メモリ１８中への乗算結果
の直接入力の場合におけるより高い高速サンプリ
ング周波数ｆ_cを可能にする。その場合、高速サ
ンプリング周波数はたんに本実施例において制御
回路３５の出力側３５ｃにおけるクロツクパルス
の繰返周波数と同じでありさえすればよい。この
繰返周波数は次のように定める必要がある、即ち
各サンプリング周期において順次８つの情報が、
先行の内容に加算して加算メモリ１８の異なるロ
ケーシヨン中に入れられ得るように定める必要が
ある。 相関器の前述の実施例では加算メモリ１８の同
じ動作速度のもとで、高速のサンプリング周波数
が、少なくともｎ倍（この場合８倍）大にすると
よい、それというのも、それぞれの高速サンプリ
ング周期においてそれぞれ８つの基準値がパラレ
ルにバツフア３０中に書込まれるからである。 一般に次のようにして高速化が得られる、即
ち、メモリ中への情報の直接入力が、メモリの先
行の内容への加算より高速に行なわれ得、さら
に、バツフアメモリ中への入力が整列されずに順
次連続するメモリロケーシヨン中に行なわれるよ
うにするのである。 インデツクスカウンタ３６とインデツクスレジ
スタ３７の使用により得られる利点とするところ
は各サイクルのフエーズを各任意の時点で開始
でき、それにより先行のサイクルのフエーズの
終了後待ち時間が経過しない、ということであ
る。簡単化された実施例ではインデツクスカウン
タ３６とインデツクスレジスタ３７を省くことが
できる。このことの前提となるのは、制御回路３
５はフエーズをそのつど低速サンプリング周期
の高速サンプリング周期No.０において開始させる
ことである。このことは例えば次のようにして容
易に行なわせ得る、即ちサイクルが制御回路３５
において次の低速クロツクパルスI′_cによりトリ
ガされるようにするのである。アドレスコンピユ
ータ３８において“modulo 32”加算器４０を省
くことができ、それにより、出力側３８ａが、加
算器４１〜４７も接続されているアドレスカウン
タ３１の出力側によつて直接的に形成されてい
る。 上述のバツフアメモリ３０を用いての中間メモ
リの方式は基準値が極性信号の２進サンプリング
値の乗算によつて形成ししたがつてそれぞれ唯１
つのビツトから成るようにする場合に限られるも
のでない。上記方式は、サンプリング回路１４，
１５が被サンプリング信号値の大きさと極性を表
わす多桁の２進サンプリング値を送出するように
構成されている場合に好適である。この場合はバ
ツフアメモリ３０は各メモリロケーシヨンがｎ個
の多桁の２進コード群を所属の部分に収容できる
ように構成しさえすればよい。 さらに、バツフアメモリ３０の容量がＫのメモ
リロケーシヨンに限る必要は必ずしもない。容量
はＫの倍数にすることもでき、それにより各フエ
ーズにおいてｍ＝ｎ・Ｋの基準値が中間記憶さ
れ得、それにひきつづいてフエーズにおいて加
算メモリ１８の各メモリロケーシヨンに相応して
何倍も記憶内容を入れるようにすることもでき
る。このために必要な、アドレスコンピユータ３
８の変更することは当業者にとつて困難なことで
はない。 第５図の相関器の回路部分、殊に、バツフアメ
モリ３０、アドレスカウンタ３１、制御回路３
５、インデツクスカウンタ３７、アドレスコンピ
ユータ３８、分配回路１７、加算メモリ１８は勿
論、適当にプログラミングされたマイクロコンピ
ユータによつて形成できることも勿論である。こ
の場合バツフアメモリ３０は有利にマイクロコン
ピユータの動作メモリ（RAM）の一部である。 前述の相関方式は相関速度測定の場合における
２つの異なる信号の例示した相関に限られない。
上記方式は基本的に、２つの異なる信号の相関又
は信号の自己自身との自己相関を行なうべきすべ
ての適用分野に適する。自己相関の場合すべての
前述の実施例において信号ｙ（ｔ）の代わりにた
んに信号ｘ（ｔ）が用いられる。

【表】

【表】 【図面の簡単な説明】

第１図は導管中を流れる媒体の流速の相関測定
用装置のブロツク図、第２図は第１図の装置の相
関器のブロツク接続図、第３図は第２図の相関器
による相関関数の計算動作の説明用ダイヤグラ
ム、第４図は第１図の実施例の変化形を示すブロ
ツク接続図、第５図は第２図の相関器の変化実施
例のブロツク接続図、第６図は第５図の相関器の
一部の詳細図、第７図は第５図の相関器のアドレ
スコンピユータの実施例のブロツク接続図であ
る。 １…導管、２，３…センサ、４…相関器、５…
評価装置、６，７…信号変換器、８，９…サンプ
リング回路。

Claims (1)

1. 【特許請求の範囲】 １ ２つの信号の相関方法であつて、２つの信号
   の相互に時間的にずれたサンプリング値を相互に
   乗算し、かつ相関関数の基準値を決定するため同
   じ時間ずれに相応する乗算結果の平均値を形成す
   るようにした方法において前記両信号のうち一方
   の信号を他方の信号のサンプリング周波数の倍数
   である周波数でサンプリングし、比較的に低速で
   サンプリングされる信号のそのつど最後の複数個
   のサンプリング値をメモリし、比較的高速でサン
   プリングされる信号のそれぞれのサンプリング値
   を同時に前記の比較的に低速にサンプリングされ
   た信号のすべてのメモリ値に乗算し、乗算された
   サンプリング値間の同じ時間ずれにそれぞれ相応
   する各乗算結果を別個に加算するようにしたこと
   を特徴とする２つの信号の相関方法。 ２ 比較的に低速にサンプリングされた信号に対
   して、そのサンプリング値のメモリ前に前遅延を
   行なうようにした特許請求の範囲第１項記載の方
   法。 ３ 前遅延が可調整であるようにした特許請求の
   範囲第２項記載の方法。 ４ 相関関数のｍ＝ｋ・ｎ個の基準値の形成のた
   め２つの信号を周波数比１：ｎでサンプリング
   し、比較的に低速でサンプリングされる信号のｎ
   個の最後のサンプリング値をそのつどメモリする
   ようにした特許請求の範囲第１項記載の方法。 ５ ｍ＝２ⁿの相関関数の基準値の形成のため両
   信号を周波数比１：２ⁿ／ｎでサンプリングする
   ようにし、その場合ｎは２のべき乗指数であるよ
   うにした特許請求の範囲第４項記載の方法。 ６ 順次連続する複数個のサイクルのうちおのお
   のの第１のフエーズにおいてそのつど比較的高速
   のサンプリングの各サンプリング周期において同
   時に得られたｎ個の乗算結果を高速サンプリング
   のタイミングで並列的にバツフアメモリ中に書込
   み、かつ、各サイクルの第２フエーズにおいてバ
   ツフアメモリにおいてメモリされた乗算結果を加
   算メモリの動作速度に適合するタイミングでバツ
   フアメモリから読出し、加算メモリのメモリロケ
   ーシヨンに分配するようにした特許請求の範囲第
   ４項記載の方法。 ７ 各サイクルの第１フエーズにおいてｎ個の同
   時の乗算結果のｋ個の群又はｋ個の群の整数倍を
   計算し、バツフアメモリ中に書込むようにした特
   許請求の範囲第６項記載の方法。 ８ 各２番目ごとのフエーズにおいて両信号のサ
   ンプリングと乗算結果の形成を継続させるがバツ
   フアメモリ中への乗算結果の入力を阻止するよう
   にした特許請求の範囲第６項記載の方法。 ９ 周波数比１：ｋで両信号をサンプリングする
   装置と、比較的に低速にサンプリングされた信号
   のｎ個の最後のサンプリング値のメモリのための
   ｎ個の段を有するレジスタと、一方の入力側にお
   いてそれぞれレジスタ段の内容を供給され他方の
   入力側においてパラレルに、比較的高速にサンプ
   リングされる信号のサンプリング値を供給される
   ｎ個の乗算回路と ｍ＝ｋ・ｎのメモリロケーシヨンを有する加算
   メモリと、前記乗算回路から供給される乗算結果
   を、当該の時間ずれに所属するメモリロケーシヨ
   ン中へ先行の内容に加算して入力するための分配
   回路とを有するようにしたことを特徴とする２つ
   の信号の相関方法であつて、２つの信号の相互に
   時間的にずれたサンプリング値を相互に乗算し、
   かつ相関関数の基準値を決定するために同じ時間
   ずれに相応する乗算結果の平均値を形成するよう
   にした方法を実施する装置。 １０ 分配回路と加算メモリをマイクロコンピユ
   ータの構成部分によつて形成する特許請求の範囲
   第９項記載の相関装置。 １１ ｎ段のレジスタをシフトレジスタとして構
   成し、さらに、比較的に低速にサンプリングされ
   る信号を第１レジスタ段中へ入力するためと、各
   レジスタ段の内容を次のレジスタ段へ比較的に低
   いサンプリング周波数のタイミングでシフトさせ
   るための装置を設けた特許請求の範囲第９項記載
   の装置。 １２ 各サンプリング装置に、相関すべき信号を
   ２進信号に変換するための信号変換器を前置接続
   した特許請求の範囲第９項記載の装置。 １３ 各サンプリング装置をＤフリツプフロツプ
   で構成し、該フリツプフロツプのＤ入力側を所属
   の信号変換器の出力側と接続し、また、そのクロ
   ツク入力側に、所属のサンプリング周波数に相応
   する繰返周波数でクロツクパルスが加えられるよ
   うにした特許請求の範囲第１２項記載の装置。 １４ 比較的低い繰返周波数でクロツクパルスを
   供給されるＤフリツプフロツプが、後続の各段が
   同じくＤフリツプフロツプによつて形成されてい
   るｎ段のシフトレジスタの第１段であるように
   し、さらに、それらのＤフリツプフロツプのＤ入
   力側をそれぞれ先行段のＤフリツプフロツプのＱ
   出力側と接続し、またそのクロツク入力側には比
   較的低い繰返周波数のクロツクパルスが加えられ
   るようにした特許請求の範囲第１３項記載の装
   置。 １５ 各乗算回路をデイジタル結合回路によつて
   形成するようにした特許請求の範囲第１２項記載
   の装置。 １６ それぞれのデイジタル結合回路が等値対等
   回路であるようにした特許請求の範囲第１５項記
   載の装置。 １７ 各サンプリング装置に、各サンプリング値
   を多桁のデイジタルコード化された信号に変換す
   るためのＡ―Ｄ変換器を後置接続した特許請求の
   範囲第９項記載の装置。 １８ サンプリング装置、レジスタ、乗算回路
   が、アナログ回路であり、また、各乗算回路にＡ
   ―Ｄ変換器を後置接続した特許請求の範囲第９項
   記載の装置。 １９ 比較的低速にサンプリングされる信号に対
   するサンプリング装置に遅延回路を前置接続した
   特許請求の範囲第９項記載の装置。 ２０ 遅延回路の遅延時間が可調整であるように
   した特許請求の範囲第１９項記載の装置。 ２１ 遅延回路をシフトレジスタで構成し、該シ
   フトレジスタにシフトパルスが、高速サンプリン
   グ周波数のタイミングで加えられるようにした特
   許請求の範囲第１９項記載の装置。 ２２ シフトレジスタに、高速サンプリングで周
   波数のタイミングで制御されるサンプリング回路
   を前置後続した特許請求の範囲第２１項記載の装
   置。 ２３ 高速サンプリング周波数に相応する繰返周
   波数でクロツクパルスを送出するクロツク発生器
   と、分周比１：ｋを有する、クロツク発生器に後
   置接続の分周器とを有するようにした特許請求の
   範囲第９項記載の装置。 ２４ クロツク発生器の周波数が可調整であるよ
   うにした特許請求の範囲第２３項記載の装置。 ２５ 乗算回路と分配回路との間に挿入接続され
   たバツフアメモリと、乗算結果をバツフアメモリ
   中へ各第１のフエーズにおいて高速サンプリング
   のタイミングでパラレル入力するためと、メモリ
   された情報をバツフアメモリから分配回路中へ各
   ２番目のフエーズにおいて高速サンプリングのタ
   イミングとは無関係のタイミングで伝送するため
   の制御回路とを有するようにした特許請求の範囲
   第９項記載の装置。 ２６ バツフアメモリはｋのメモリロケーシヨン
   又はｋの倍数のメモリロケーシヨンを有し、該メ
   モリロケーシヨンのうち各メモリロケーシヨンは
   ｎ個の乗算結果の記憶入力に十分な容量を有する
   ようにした特許請求の範囲第２５項記載の装置。 ２７ バツフアメモリに１つのアドレスカウンタ
   を配属し、該カウンタのカウンタ状態は乗算結果
   の群の書込又は読取に係るメモリロケーシヨンの
   アドレスを表わすようにした特許請求の範囲第２
   ６項記載の装置。 ２８ 制御回路はアドレスカウンタのシフトを高
   速サンプリングのタイミングで各第１のフエーズ
   にて、また、各２番目のフエーズにて伝送のタイ
   ミングで制御するようにした特許請求の範囲第２
   ７項記載の装置。 ２９ アドレスコンピユータないしアドレス計算
   回路を設け、該コンピユータは各２番目のフエー
   ズにおいてアドレスカウンタのカウンタ状態を指
   示する信号を供給され、該信号から、乗算結果の
   得られた時間ずれに対応する加算メモリのメモリ
   ロケーシヨンのアドレスを計算するようにし、そ
   の場合それらの乗算結果はアドレスメモリのカウ
   ンタ状態に相応するアドレスを有するバツフアメ
   モリのメモリロケーシヨンに入つているものであ
   るようにした特許請求の範囲第２８項記載の装
   置。 ３０ 制御回路は各第１のフエーズを比較的低速
   のサンプリングの周期の始まりと同時にトリガす
   るようにした特許請求の範囲第２９項記載の装
   置。 ３１ 比較的高速のサンプリングのタイミングで
   継続的にシフトされるインデツクスカウンタと、
   インデツクスレジスタとを設け、該レジスタはイ
   ンデツクスカウンタの瞬時のカウンタ状態の転送
   のため各第１のフエーズの始めに制御回路により
   トリガされ、また前記レジスタの出力側をアドレ
   スコンピユータと接続した特許請求の範囲第２９
   項記載の装置。 ３２ インデツクスカウンタは“modulo―ｋ”
   カウンタであるようにした特許請求の範囲第３１
   項記載の装置。 ３３ インデツクスカウンタは分周１：ｋに用い
   られる分周器によつて形成されている特許請求の
   範囲第３２項記載の装置。 ３４ 制御回路、バツフアメモリ、アドレスレジ
   スタおよび／又はアドレスコンピユータが、マイ
   クロコンピユータの構成部分によつて形成されて
   いる特許請求の範囲第２５項記載の装置。 ３５ 媒体流経路に沿つて相互に所定の間隔をお
   いて配置された２つのセンサにより供給される信
   号の相関により媒体の媒体流速度の決定の際適用
   されるようにした特許請求の範囲第９項記載の装
   置。