JPS6139725A - 論理回路 - Google Patents
論理回路Info
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- JPS6139725A JPS6139725A JP15928685A JP15928685A JPS6139725A JP S6139725 A JPS6139725 A JP S6139725A JP 15928685 A JP15928685 A JP 15928685A JP 15928685 A JP15928685 A JP 15928685A JP S6139725 A JPS6139725 A JP S6139725A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0956—Schottky diode FET logic
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイオ−Ｐが非線形論理素子として働き、ＦＥ
ＩＴがそのダイオ−ｙｔｍ、れる電流に応答してスイッ
チングはれる論理集積回路に関する。
ＩＴがそのダイオ−ｙｔｍ、れる電流に応答してスイッ
チングはれる論理集積回路に関する。
特に本発明は基板がｎａＡｓまたはＩｎＰ のような高
電子移動度の固体であり、ダイオ−Ｐがショットキーダ
イオードであり、ＦＥＴけディプリーションモー）’Ｍ
Ｅ８ＦＦＩＴ （ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒＦＥＴ）である論理回路に関する。
電子移動度の固体であり、ダイオ−Ｐがショットキーダ
イオードであり、ＦＥＴけディプリーションモー）’Ｍ
Ｅ８ＦＦＩＴ （ｍｅｔａｌ−ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒＦＥＴ）である論理回路に関する。
エデンは、米国特許第４，３００，０６４号にお論□
て通常５ＤＦＬ （５ｃｈｏｔｔｋ’ｙ ｄｉｏｄｅ
ｆｉｅｌｄ ｅｆｆｅｃ＠ｔｒａｎｓｉｓｔｏｒ ｌ
ｏｇｉｃ ）と呼ばれる新しい論理回路ファミリーを開
示し友。基本８ＤＦＬ Ｎ（Ｊｕｔ論理回路全第１図に
示す。ショットキーダイオ−「論理素子１２．１４は論
理入力信号Ａ 、 ＢＶｃ工り、導通状態または非導通
状態にされる。ダイオ−ＰＩ３．１４めうち少くとも１
つが導通状態にあれば、ＦＥＴＩ・６はオンになり電流
が負荷（例えばゾルアップＦＥＴ１ｇ）ｔ”流れるよう
にする。それにより、出力２０の論理状態が影響される
。スイッチングＦＥＴをより高いピンチ オフ１ＰＪｎ
ｃｈ−ｏｆｆ・）電圧で使用できるようにダイオ−Ｐ２
２のような電圧レベルシフト用ダイオ−Ｐを用いている
。ＦＤ ’Ｉ’“２４はショットキーダイオ−ｙ１２゜
１４および２２をバイアスする電流源として働く。
ｆｉｅｌｄ ｅｆｆｅｃ＠ｔｒａｎｓｉｓｔｏｒ ｌ
ｏｇｉｃ ）と呼ばれる新しい論理回路ファミリーを開
示し友。基本８ＤＦＬ Ｎ（Ｊｕｔ論理回路全第１図に
示す。ショットキーダイオ−「論理素子１２．１４は論
理入力信号Ａ 、 ＢＶｃ工り、導通状態または非導通
状態にされる。ダイオ−ＰＩ３．１４めうち少くとも１
つが導通状態にあれば、ＦＥＴＩ・６はオンになり電流
が負荷（例えばゾルアップＦＥＴ１ｇ）ｔ”流れるよう
にする。それにより、出力２０の論理状態が影響される
。スイッチングＦＥＴをより高いピンチ オフ１ＰＪｎ
ｃｈ−ｏｆｆ・）電圧で使用できるようにダイオ−Ｐ２
２のような電圧レベルシフト用ダイオ−Ｐを用いている
。ＦＤ ’Ｉ’“２４はショットキーダイオ−ｙ１２゜
１４および２２をバイアスする電流源として働く。
現在のプロセシング技術の限界からディプリーションモ
ー）′ＭＥＳＦＥＴを用いる方がよい。ｌ’）ａＡｓ基
板によ、９ＳＤＦＬは極めて高速の論理回路を提供する
。
ー）′ＭＥＳＦＥＴを用いる方がよい。ｌ’）ａＡｓ基
板によ、９ＳＤＦＬは極めて高速の論理回路を提供する
。
他のｎａＡｓ ＭＥ ８ Ｆ Ｆｆ Ｔ論理ゲートにつ
いてけ１低電カスタテイク（）ａＡｓ ＭＥ８ＦＥＴ論
理ゲート”、エム・アール拳ナモルデイおよびダブリュ
ー・エイ・ホワイト、ｎａＡｓ Ｔ （１シンポジウム
、ページ２１〜２４、ＩＥＥＥ １９８２に記述され、
′ＦＦ５Ｌ（ｆｅｅｄ＝ｆｏｒｗａｒｄ ５ｔａｔｉｃ
ＩｏｇｉＣ）と呼ばれた。
いてけ１低電カスタテイク（）ａＡｓ ＭＥ８ＦＥＴ論
理ゲート”、エム・アール拳ナモルデイおよびダブリュ
ー・エイ・ホワイト、ｎａＡｓ Ｔ （１シンポジウム
、ページ２１〜２４、ＩＥＥＥ １９８２に記述され、
′ＦＦ５Ｌ（ｆｅｅｄ＝ｆｏｒｗａｒｄ ５ｔａｔｉｃ
ＩｏｇｉＣ）と呼ばれた。
ＦＦ５ＬはＢ Ｐ Ｌ （ｈｕｆｆｅｒｅｄ ＦＥＴ
ｌｏｇｉｃ ）ｂよび（１０Ｌ （ｃａｐａｃｉｔｉ
ｖｅ ｃｏｕｐｌｅｄ ｌｏｇｉｃ ）と呼ばれる２つ
の回路を結合したものである。第２図に基本・ＦＦ８Ｌ
ゲート２６を示す。ＦＦＳ、Ｌは非線形論理素子として
ＦＥＴ２８を用い、ＦＥＴ’２８は負荷（例えばプルア
ップＦＥＴ３０）とともに、接続点３１の論理信号入力
を反転させる。ＦＦ８Ｌの特徴はインノ々−タ論理接続
点３４と電圧レベルシフト／２ライプ回路（以下、電圧
シフト回路と称す。
ｌｏｇｉｃ ）ｂよび（１０Ｌ （ｃａｐａｃｉｔｉ
ｖｅ ｃｏｕｐｌｅｄ ｌｏｇｉｃ ）と呼ばれる２つ
の回路を結合したものである。第２図に基本・ＦＦ８Ｌ
ゲート２６を示す。ＦＦＳ、Ｌは非線形論理素子として
ＦＥＴ２８を用い、ＦＥＴ’２８は負荷（例えばプルア
ップＦＥＴ３０）とともに、接続点３１の論理信号入力
を反転させる。ＦＦ８Ｌの特徴はインノ々−タ論理接続
点３４と電圧レベルシフト／２ライプ回路（以下、電圧
シフト回路と称す。
ＦＥＴ３６，３８およびショットキー ダイオ−）’４
０．４２お工び４４からなる）の間に接続された°−フ
ィーＰ フオワー２ キャパシタ１（すなわち逆方向バ
イアスのショットキー ダイオ−ｒ３２のディブリ〒ジ
ョン容量）にある。高周波信号は、逆方向７９イアス
ダイオ−１′３２のディプリーション容量を通って電圧
シフト回路に転送されるので、出力４６に結合された次
段が極めて高速のスイッチングを行うことができる。フ
ィー、Ｐ フオワーＰ キセノ９シタを用いると・とに
よシ、速度性能を低下させることな（−電圧シフト回路
のゲニト幅＠ＢＦＬ［おける対応する電圧シフト回路の
ゲート幅に比べて減少させることができる。
０．４２お工び４４からなる）の間に接続された°−フ
ィーＰ フオワー２ キャパシタ１（すなわち逆方向バ
イアスのショットキー ダイオ−ｒ３２のディブリ〒ジ
ョン容量）にある。高周波信号は、逆方向７９イアス
ダイオ−１′３２のディプリーション容量を通って電圧
シフト回路に転送されるので、出力４６に結合された次
段が極めて高速のスイッチングを行うことができる。フ
ィー、Ｐ フオワーＰ キセノ９シタを用いると・とに
よシ、速度性能を低下させることな（−電圧シフト回路
のゲニト幅＠ＢＦＬ［おける対応する電圧シフト回路の
ゲート幅に比べて減少させることができる。
電圧レベルシフト回路のゲート幅を減少させること罠よ
り消費電力全減少させることができる。゛上述した従来
技術の論理回路は、他の欠点も有する。８ＤＦＬに（’
）ａＡｓ：基板を用いることにニジ高速スイッチングが
可能になる。しかし、８ＤＦＬのスイッチング速度は、
スイッチングＦｌ！！Ｔ１６のゲート容量の充放電によ
って制限きれる。ＦＦ８Ｌは非線形論理素子としてＦＥ
Ｔｔ−用いる。ＦＥ’ｌ’は、寸法が比較的太き（，３
端子デバイスであるため、３端子が必要とするオーバー
クロシング（６ｖａｒｃｒｏｓｓｉｎｇ゛）ｆ入れる追
加の面積のためにかなシのチップ面積を必要とする。
り消費電力全減少させることができる。゛上述した従来
技術の論理回路は、他の欠点も有する。８ＤＦＬに（’
）ａＡｓ：基板を用いることにニジ高速スイッチングが
可能になる。しかし、８ＤＦＬのスイッチング速度は、
スイッチングＦｌ！！Ｔ１６のゲート容量の充放電によ
って制限きれる。ＦＦ８Ｌは非線形論理素子としてＦＥ
Ｔｔ−用いる。ＦＥ’ｌ’は、寸法が比較的太き（，３
端子デバイスであるため、３端子が必要とするオーバー
クロシング（６ｖａｒｃｒｏｓｓｉｎｇ゛）ｆ入れる追
加の面積のためにかなシのチップ面積を必要とする。
８ＤＦＬよ）高速で動作ができる（あるいけ同じ速度な
らよシ低い消費電力で動作モきる）と同時にショットキ
ー ダイオ＝Ｐを非線形論理紫芋として使用するととに
↓る８ＤＦＬによって得られる高密度を繍持できる論理
回路が強（求められている。このような論理回路は現在
までには開示亡れていない。
らよシ低い消費電力で動作モきる）と同時にショットキ
ー ダイオ＝Ｐを非線形論理紫芋として使用するととに
↓る８ＤＦＬによって得られる高密度を繍持できる論理
回路が強（求められている。このような論理回路は現在
までには開示亡れていない。
本発明は論理入力、論理入力信号び固体基板をもう論珈
集槓回路である。基敬上に集積きれたショットキー ダ
イオ−Ｐは第１および第２の接続点の間の別個の枝路を
通って互いに反対の方向にのみほとんどの電流を通すよ
うに接続される。論理入力は、電気的に第１の接続点に
接続され、第２の接続点の論理信号は反転されて論理出
力とな”る。一方の枝路にあるダイオ−）′ヲ逆方向に
ノ々イアスし、他方の枝路１１ｃあるダイオ−）′ヲ順
方向にバイアスする手段全備えている。上述の信号の反
転は、第２接続点からの論理信号によりディプリーショ
ン モー）；”ＭＦ！５ＦＥＴ ；ｉスイッチング−ｊ
ることにｊＪ行われることが望ましい。基板けＧａＡｓ
″またはＩｎＰのような高電子移動度の材料であること
が望ましい。
集槓回路である。基敬上に集積きれたショットキー ダ
イオ−Ｐは第１および第２の接続点の間の別個の枝路を
通って互いに反対の方向にのみほとんどの電流を通すよ
うに接続される。論理入力は、電気的に第１の接続点に
接続され、第２の接続点の論理信号は反転されて論理出
力とな”る。一方の枝路にあるダイオ−）′ヲ逆方向に
ノ々イアスし、他方の枝路１１ｃあるダイオ−）′ヲ順
方向にバイアスする手段全備えている。上述の信号の反
転は、第２接続点からの論理信号によりディプリーショ
ン モー）；”ＭＦ！５ＦＥＴ ；ｉスイッチング−ｊ
ることにｊＪ行われることが望ましい。基板けＧａＡｓ
″またはＩｎＰのような高電子移動度の材料であること
が望ましい。
一つの枝路のダイオ−ｒがすべて同一方向のみにほとん
どの電流を流すようになっている限り各枝路に複数個の
ショットキー ダイオ−ｙ２用いることができる。
どの電流を流すようになっている限り各枝路に複数個の
ショットキー ダイオ−ｙ２用いることができる。
本発明を採用した基本回路は多数入力論理回路を構成す
る構成ｇ素（ｂｕｉｌｄｉｎｇ ｂｌｏｃｋ ｌとして
用いられる。
る構成ｇ素（ｂｕｉｌｄｉｎｇ ｂｌｏｃｋ ｌとして
用いられる。
ここに用いられる゛電気的に直接接続される”は、ＦＥ
Ｔ接合、ダイオ−Ｐ１コンデンサあるいは一インダクタ
ンスを介するのでなく、低抵抗導体によって接続される
ことを意味する。
Ｔ接合、ダイオ−Ｐ１コンデンサあるいは一インダクタ
ンスを介するのでなく、低抵抗導体によって接続される
ことを意味する。
これに対し、“電気的に接続される”は、上述の直接接
続も含むが、上述のような他の回路部品を介して結合さ
れることを含む。
続も含むが、上述のような他の回路部品を介して結合さ
れることを含む。
本発明は第３図に示される。回路４８は論理人力５０．
接続点５２，５４、第１のショットキーダイオ−２５６
、第２のショットキー ダイオ−２５８、電流源（例え
ば、ディプリーション モー）”１１ンースーゲートが
短絡これたＭＥＳＦＥ’ｒ６０１、スイッチング トラ
ンジスタ（ディプリーションモー）′ＭＥＳＦＥＴ ６
２が望ましい）、電気的負荷またはｒレイン電流源（ソ
ースとゲートが短絡されたディプリーション モーｒＭ
ＥｓＦＥＴ ６４が望ましい。）および論理出力６６を
もつ。
接続点５２，５４、第１のショットキーダイオ−２５６
、第２のショットキー ダイオ−２５８、電流源（例え
ば、ディプリーション モー）”１１ンースーゲートが
短絡これたＭＥＳＦＥ’ｒ６０１、スイッチング トラ
ンジスタ（ディプリーションモー）′ＭＥＳＦＥＴ ６
２が望ましい）、電気的負荷またはｒレイン電流源（ソ
ースとゲートが短絡されたディプリーション モーｒＭ
ＥｓＦＥＴ ６４が望ましい。）および論理出力６６を
もつ。
論理人力５０と接続点５２は電気的に直接接続されてい
るので、接続点５２への電気的直接接続は論理入力５０
への電気的直接的接続で龜ある。
るので、接続点５２への電気的直接接続は論理入力５０
への電気的直接的接続で龜ある。
機能的には、接続点５２は論理入力として働（。
ショットキー ダイオ−１９５６は、接続点５２に電気
的に直接接続され九丁ノーＰと接続点５４に電気的に（
直接にあるいはショットキー ダイオ−１′６８のよう
ガ付加的な電圧レベルシフト手段を介して）接続された
カッ−）′ヲもつ。
的に直接接続され九丁ノーＰと接続点５４に電気的に（
直接にあるいはショットキー ダイオ−１′６８のよう
ガ付加的な電圧レベルシフト手段を介して）接続された
カッ−）′ヲもつ。
ショットキー ダイオ−）’５８ｉ１’接続点５２に電
気的に接続されたカッ−２と接続点５４に電気的に接続
されたアノ−２をもつ。ダイオ−１−’５６および５８
は接続点５２と接続点５４の間を流れるほとんどの電流
を互いに逆方向にのみ流すよ、うになっている。ＭＥＳ
ＦＥＴ ６０は、接続点５４に接続されたドレインをも
つ。ＭＢＳＦＥＴ ６０は負電圧源−Ｖｓａとともにシ
ョットキー ダイオ−ｒ５６．５８および６８にノ々イ
ア−スを与える。
気的に接続されたカッ−２と接続点５４に電気的に接続
されたアノ−２をもつ。ダイオ−１−’５６および５８
は接続点５２と接続点５４の間を流れるほとんどの電流
を互いに逆方向にのみ流すよ、うになっている。ＭＥＳ
ＦＥＴ ６０は、接続点５４に接続されたドレインをも
つ。ＭＢＳＦＥＴ ６０は負電圧源−Ｖｓａとともにシ
ョットキー ダイオ−ｒ５６．５８および６８にノ々イ
ア−スを与える。
ＭＥＳＦＥＴ ６２け接続点５４に電気的に接続された
ゲートと、接地されたソースをもち、そのｐレインから
論理出力が取り出される。
ゲートと、接地されたソースをもち、そのｐレインから
論理出力が取り出される。
プルアップＦＥＴ６４はＭＦｉ８Ｆ１３Ｔ ６２のｐレ
インと正電圧源＋ＶＤＩ）の間に接続されている。
インと正電圧源＋ＶＤＩ）の間に接続されている。
動作上、回路４８は、論理入力５０に、ディジタル論理
入力信号Ａが入力され゛る。ショットキーダイオード５
６．６８は常に順方向に７９イアスされ、ショットキー
ダイオ−２５８（逆方向供給キャノぞシタ ダイオ−
）′）は、常に逆方向にバイアスされている。
入力信号Ａが入力され゛る。ショットキーダイオード５
６．６８は常に順方向に７９イアスされ、ショットキー
ダイオ−２５８（逆方向供給キャノぞシタ ダイオ−
）′）は、常に逆方向にバイアスされている。
Ａが高（例えば論理値１）のとき、ショットキー ダイ
オ−）−’５６．６８の順方向バイアス電圧はこれらの
ダイオ−ｒを流れる電流が、ＭＥＳＦＥＴ６０の両端に
かなりの電圧降下を生じさせるように選ばれている。こ
れにより、接続点５４の電圧は上昇し、出力点６６は低
に引き下げられ、低（すなわち論理値０）論理信号を生
じる。Ａが低（例えば論理値０）ならば、ショットキー
ダイ、ｔ−ｙ５６．ｓｓを流れる電流は比較的低い。
オ−）−’５６．６８の順方向バイアス電圧はこれらの
ダイオ−ｒを流れる電流が、ＭＥＳＦＥＴ６０の両端に
かなりの電圧降下を生じさせるように選ばれている。こ
れにより、接続点５４の電圧は上昇し、出力点６６は低
に引き下げられ、低（すなわち論理値０）論理信号を生
じる。Ａが低（例えば論理値０）ならば、ショットキー
ダイ、ｔ−ｙ５６．ｓｓを流れる電流は比較的低い。
したがって、接続点５４の電圧は低（、出力点６６は、
高に引き上げられ高（すなわち論理値１）論理信号を生
じる。ＦＥＴ６２．６４は接続点５４の電圧信号を反転
させる働きをもつ。すなわち接続点５４が高ならばＦＥ
Ｔ６２はオンになり、接続点５４が低ならばＦＥＴ６２
はオフになる。
高に引き上げられ高（すなわち論理値１）論理信号を生
じる。ＦＥＴ６２．６４は接続点５４の電圧信号を反転
させる働きをもつ。すなわち接続点５４が高ならばＦＥ
Ｔ６２はオンになり、接続点５４が低ならばＦＥＴ６２
はオフになる。
本発明が第１図の５ＤＦＬ回路１０工り２点において優
れている。第１にＦＥＴ６２がスイッチオフされたとき
に、そのゲート容量は、逆ノ々イアスのショットキー
ダイオ−１′５８のディプリーション容量と前段にある
同様なスイッチングＦＥＴ（図示されていない）を通っ
て放電される。（もし、ＦＥＴ６２がオフならば、回路
４８の反転機能のために、前段にある同様なスイッチン
グＦＥＴはオンであることに注意。）この放電パスは８
ＤＦＬ回路１０の備える放電パス（すなわち常にオンで
あるゾルダウンＦＥＴ’ｉ通る放電）ぐス）に追加され
る。この追加の放電ノぞスにょシショットキーダイオー
ド５８がない場合よシ速（ゲート容量を放電することが
できる。これはＦＥＴ６２ （回路４８）は５ＤＦＬ回
路１０よシ速（スイッチングすることを意味する。第２
の優れた点も逆方向バイアスのショットキー ダイオ−
）４５８のディプリーション容量による。ＦＥＴ６２が
オンのとき、ショットキー ダイオ−Ｐｂ０のディプリ
ーション容量はある程度充電されている。高速スイッチ
ングに対して、ＦＥＴ６２がオンの間に逆方向バイアス
されたショットキーダ・イオーＰ５８の容量に蓄積され
た電荷の一部は、ＦＥＴ６２が次にオンになったときに
まだ残っているであろう。
れている。第１にＦＥＴ６２がスイッチオフされたとき
に、そのゲート容量は、逆ノ々イアスのショットキー
ダイオ−１′５８のディプリーション容量と前段にある
同様なスイッチングＦＥＴ（図示されていない）を通っ
て放電される。（もし、ＦＥＴ６２がオフならば、回路
４８の反転機能のために、前段にある同様なスイッチン
グＦＥＴはオンであることに注意。）この放電パスは８
ＤＦＬ回路１０の備える放電パス（すなわち常にオンで
あるゾルダウンＦＥＴ’ｉ通る放電）ぐス）に追加され
る。この追加の放電ノぞスにょシショットキーダイオー
ド５８がない場合よシ速（ゲート容量を放電することが
できる。これはＦＥＴ６２ （回路４８）は５ＤＦＬ回
路１０よシ速（スイッチングすることを意味する。第２
の優れた点も逆方向バイアスのショットキー ダイオ−
）４５８のディプリーション容量による。ＦＥＴ６２が
オンのとき、ショットキー ダイオ−Ｐｂ０のディプリ
ーション容量はある程度充電されている。高速スイッチ
ングに対して、ＦＥＴ６２がオンの間に逆方向バイアス
されたショットキーダ・イオーＰ５８の容量に蓄積され
た電荷の一部は、ＦＥＴ６２が次にオンになったときに
まだ残っているであろう。
この残留電荷は、実効的に接続点５４ｔ−予め充電する
ので、ショットキー ダイオ−）′５８が利用されない
場合よシも小さい電圧変化でＦＦ１Ｔ６２がスイッチン
グできる。
ので、ショットキー ダイオ−）′５８が利用されない
場合よシも小さい電圧変化でＦＦ１Ｔ６２がスイッチン
グできる。
２つの負荷条件（すなわち駆動されるゲートの容量０Ｌ
＝２３ｆＦおよび３５０ ｆＦ ） について、回路
４’８に対する５ＰＩＯＥ’：７ンビユータ プログラ
ム シミュレーションの結果が第１表に示される。
＝２３ｆＦおよび３５０ ｆＦ ） について、回路
４’８に対する５ＰＩＯＥ’：７ンビユータ プログラ
ム シミュレーションの結果が第１表に示される。
ＯＬの大きな値は長い配線負荷および高フアンアウト状
態を表わす、第２表は第１表のデータを得るために用い
られた入力パラメータを示す。このシミュレーションは
、回路４８の極めて低い電力における動作をシミュレー
トしたものである。
態を表わす、第２表は第１表のデータを得るために用い
られた入力パラメータを示す。このシミュレーションは
、回路４８の極めて低い電力における動作をシミュレー
トしたものである。
逆方向供給キヤＡシタ ダイオ−ｒの高速化の利点は、
高電力ゲートにおいてより大き（なるであろう。
高電力ゲートにおいてより大き（なるであろう。
ノぐラメタの説明
ｖｊ −接合電位
Ｒ８−ダイオ−２抵抗
０、ｏ −接合容量
■、 −飽和電流
Ｎ −非理想率
ｐＢ −パリ了−高さ
くＩｇａｏ −ゲートソース容量
ｎｇｄ ｏ −ゲート戸レイン容量
Ｉ 一定数
Ｒｓ（Ｒｄ）−ソース（ドレイン）抵抗ＶＴＯ−１，き
ｂ値電圧 λ 一定数 第４図は本発明を採用し７′ｃ２人力Ａ、ＢｉもつＯＲ
／ＮＡＮＤゲート７０を示す。第３図、第５図と同様に
第４図において逆方向供給キャパシタダイオ−Ｉ−′は
黒てＪ塗られている。第１の論理人カフ２は、回路４８
におけるショットキー ダイオ−２のように構成され、
かつノ々イアス電流源として働（ＦＥＴ８０ｔともなっ
たショットキー ダイオ−１−１７４，７６および７８
に導かれる。接続点８２［お社る論理信号ＦｉＦＦｔ’
ｌ’８４をスイッチジグする。同様に第２の論理入力８
６は回路４８におけるショットキー ダイオ−Ｐのよう
に構成され、かつバイアス電流源として働（ＦＥＴ９４
をともなったショットキー ダイオ−）′８８，９゜お
よび９２［４かれる。接続点９６における論理°信号は
ＦＥＴ９７ｉスイツチングする。
ｂ値電圧 λ 一定数 第４図は本発明を採用し７′ｃ２人力Ａ、ＢｉもつＯＲ
／ＮＡＮＤゲート７０を示す。第３図、第５図と同様に
第４図において逆方向供給キャパシタダイオ−Ｉ−′は
黒てＪ塗られている。第１の論理人カフ２は、回路４８
におけるショットキー ダイオ−２のように構成され、
かつノ々イアス電流源として働（ＦＥＴ８０ｔともなっ
たショットキー ダイオ−１−１７４，７６および７８
に導かれる。接続点８２［お社る論理信号ＦｉＦＦｔ’
ｌ’８４をスイッチジグする。同様に第２の論理入力８
６は回路４８におけるショットキー ダイオ−Ｐのよう
に構成され、かつバイアス電流源として働（ＦＥＴ９４
をともなったショットキー ダイオ−）′８８，９゜お
よび９２［４かれる。接続点９６における論理°信号は
ＦＥＴ９７ｉスイツチングする。
ＦＥＴ８４および９７け、ＦＥＴ８４のソースにＦＥＴ
９７のｒレインを接続して直列接続されている。ＦＥＴ
９７のソースはアースに接続されている。ＦＥＴ８４の
ドレインはゾルアップＦＥＴ９８のソースに直列に接続
されている。プルアップＦ′ＢＴ９Ｂの？ｖレイン正電
圧源＋ＶＤＤＩ／ｃ接続されている。
９７のｒレインを接続して直列接続されている。ＦＥＴ
９７のソースはアースに接続されている。ＦＥＴ８４の
ドレインはゾルアップＦＥＴ９８のソースに直列に接続
されている。プルアップＦ′ＢＴ９Ｂの？ｖレイン正電
圧源＋ＶＤＤＩ／ｃ接続されている。
ＡＮＤ機能はＦＥＴ８４およびＦＥＴ９７のゲートへの
入力で実行され、ＦＥＴ８４．９７および９８の組合せ
は、ＡＮＤの結果を反転する。回路７０の総合機能Ｆｉ
ＯＲ／ＮＡＮＤ 演算を実行することである。
入力で実行され、ＦＥＴ８４．９７および９８の組合せ
は、ＡＮＤの結果を反転する。回路７０の総合機能Ｆｉ
ＯＲ／ＮＡＮＤ 演算を実行することである。
一組のショットキー ダイオ−Ｐに導かれる各追加の入
力とＦＥＴ８４およびＦＥＴ９７に直列接続される追加
のＦＩＴは回路７０のファン・インを増加するのに用い
られる。
力とＦＥＴ８４およびＦＥＴ９７に直列接続される追加
のＦＩＴは回路７０のファン・インを増加するのに用い
られる。
第５図は、本発明を採用した高フアンアウト用のＮＯＲ
ゲート１０２を示す。回路１０２は２つの部分から構成
されている。第１の部分１０４に′ｉ第３図の基本Ｎｏ
几ゲートである。第１の部分１０４における逆方向供給
キャノシタ ダイオ−２はダイオ−１′１０６として示
される。第２の部分１０８は、相補のおよび真の論理信
号をそれぞれＦＥＴｌｌ０およびＦＥＴ１１２のゲート
へ供給することによって第１の部分１０４の駆動能力を
向上させる。ＦＥＴｌｌ０お工びＦＥＴ１１２は相補的
に駆動され、第３図の回路４８に（らべて、大出力を得
ることができる。ショットキーダイオード１１４Ｆｉデ
イプリーシヨン モーＰＭＦｔ８ＦＥＴ １１０の負し
きい値電圧を与えるために接続点１１６（すなわち第１
の部分１０４の論理出力）の電圧レベルを下げるために
用いられている。第２の逆方向供給キャパシタ ダイオ
−Ｐ１１８は、ＦＥＴｌｌ０のスイッチング速麿を速く
するために回路１０２に用いられている。ショットキー
ダイオード１１８は接続点１１６および１２０の間に電
気的に接続されている。ＦＥＴ１２２はダイオ−）′ｘ
ｉ４にパイ了ス電ａｔ供給する。
ゲート１０２を示す。回路１０２は２つの部分から構成
されている。第１の部分１０４に′ｉ第３図の基本Ｎｏ
几ゲートである。第１の部分１０４における逆方向供給
キャノシタ ダイオ−２はダイオ−１′１０６として示
される。第２の部分１０８は、相補のおよび真の論理信
号をそれぞれＦＥＴｌｌ０およびＦＥＴ１１２のゲート
へ供給することによって第１の部分１０４の駆動能力を
向上させる。ＦＥＴｌｌ０お工びＦＥＴ１１２は相補的
に駆動され、第３図の回路４８に（らべて、大出力を得
ることができる。ショットキーダイオード１１４Ｆｉデ
イプリーシヨン モーＰＭＦｔ８ＦＥＴ １１０の負し
きい値電圧を与えるために接続点１１６（すなわち第１
の部分１０４の論理出力）の電圧レベルを下げるために
用いられている。第２の逆方向供給キャパシタ ダイオ
−Ｐ１１８は、ＦＥＴｌｌ０のスイッチング速麿を速く
するために回路１０２に用いられている。ショットキー
ダイオード１１８は接続点１１６および１２０の間に電
気的に接続されている。ＦＥＴ１２２はダイオ−）′ｘ
ｉ４にパイ了ス電ａｔ供給する。
本発明はディプリーション モーｐｖＥｓＦＥＴのみを
利用したものについて示したが、エンハンスメント モ
ーｌ′Ｍｐ＋５ｒＢＴ＠含む回路も実現できる。
利用したものについて示したが、エンハンスメント モ
ーｌ′Ｍｐ＋５ｒＢＴ＠含む回路も実現できる。
第６図におはる回路１２４はエンハンスメントモーＰス
イッチングＦＦｆＴ１２６．非線形論理素子ショットキ
ー ダイオ−）′１２８、逆方向供給キャノぐシタ ダ
イオ−’ １３０ 、バイアス電流源（例えば抵抗１３
２）、プルアツプＦＥＴ／負荷１３４、入力１３６およ
び出力１３８からなる。
イッチングＦＦｆＴ１２６．非線形論理素子ショットキ
ー ダイオ−）′１２８、逆方向供給キャノぐシタ ダ
イオ−’ １３０ 、バイアス電流源（例えば抵抗１３
２）、プルアツプＦＥＴ／負荷１３４、入力１３６およ
び出力１３８からなる。
ＦＥＴ１２６のしきい値電圧ｌｌ１ＯＶ附近（例えば−
０，２Ｖから０．２ Ｖ ｔで）が望ましい。この方法
ハ、従来のエンハンスメン）［接結合ｒＥ’ｒｃｔシッ
ク（ＤＯＦＬｌに比べてしきい値電圧の変動の許容値を
大きくとれる。
０，２Ｖから０．２ Ｖ ｔで）が望ましい。この方法
ハ、従来のエンハンスメン）［接結合ｒＥ’ｒｃｔシッ
ク（ＤＯＦＬｌに比べてしきい値電圧の変動の許容値を
大きくとれる。
第３図の接続点５′２および５４の間のいずれかの枝路
に追加のダイオ−Ｐをカすることかできる。
に追加のダイオ−Ｐをカすることかできる。
例えば、論理信号の電圧レベル−更にシフトする 、−
ためにダイオ−１′５６．６８に直列に順方向〕々イア
ス ダイオ−）′（図示されていない）を追加すること
ができる。追加の逆方向ノ々イ了ス ダイオ−）′【図
示されていない）をダイオ−Ｐｂ０に直列に追加するこ
とができるが、通常１個の逆方向バイアス ダイオ−Ｐ
が用いられる。逆方向供給キャノぞシタンスは、より大
きい逆方向ノ々イアスダイオー１′ヲ用いることのみで
増加させられる。
ためにダイオ−１′５６．６８に直列に順方向〕々イア
ス ダイオ−）′（図示されていない）を追加すること
ができる。追加の逆方向ノ々イ了ス ダイオ−）′【図
示されていない）をダイオ−Ｐｂ０に直列に追加するこ
とができるが、通常１個の逆方向バイアス ダイオ−Ｐ
が用いられる。逆方向供給キャノぞシタンスは、より大
きい逆方向ノ々イアスダイオー１′ヲ用いることのみで
増加させられる。
高周波動作には、第３図の回路４８は、駆動されるゲー
トの全容量の３なｔ、−＝１，４倍のショットキー ダ
イオ−）１５８のディプリーション容量をもって構成す
るのが有利である。これは、ショットキー ダイオ−）
′５Ｂのディプリーション容量と負荷容量が外削回路と
して働くからである。本発明のスビーｒにおける利点の
結果として、電流源および正電圧源を低（して、消費電
力を５ＤＦＬに比べて減少させ、しかもスビー）′を８
ＤＦＬのレベルに維持することもできる。
トの全容量の３なｔ、−＝１，４倍のショットキー ダ
イオ−）１５８のディプリーション容量をもって構成す
るのが有利である。これは、ショットキー ダイオ−）
′５Ｂのディプリーション容量と負荷容量が外削回路と
して働くからである。本発明のスビーｒにおける利点の
結果として、電流源および正電圧源を低（して、消費電
力を５ＤＦＬに比べて減少させ、しかもスビー）′を８
ＤＦＬのレベルに維持することもできる。
本発明は、ｎａＡｓまたはＩｎＰ のような高電子移動
度をもった固体基板（図示されていない）をもった集積
回路であることが望ましい。旧のような他の半導体基板
もまた使用できる。ＭＦ１８ＦＦｉＴおよびショットキ
ー ダイオ−Ｐけ、容易［（’）ａＡｓ上に形成できる
ので回路素子として適している。
度をもった固体基板（図示されていない）をもった集積
回路であることが望ましい。旧のような他の半導体基板
もまた使用できる。ＭＦ１８ＦＦｉＴおよびショットキ
ー ダイオ−Ｐけ、容易［（’）ａＡｓ上に形成できる
ので回路素子として適している。
更に本発明は、周波数応答範囲の広さにおいて５ＤＦＬ
より優れている。基本５ｒ）ＦＬ回路は上限カットオフ
周波数音もったローパス フィルタ一応答ヲする。逆方
向供給キャノぞシタ ダイオ−Ｐの追加は、接続配線と
ファンアウトの等しい負荷に対して８ＤＦＬに比べて上
限カットオフ周波数を上げる。また、同じスイッチング
速度に対して、逆方向供給キャノぞシタ ダイオ−１′
ヲ採用し＊ ５ＤＦＬの消費電力は、このダイオ−）′
をもたない８ＤＦＬに比べて減少される。
より優れている。基本５ｒ）ＦＬ回路は上限カットオフ
周波数音もったローパス フィルタ一応答ヲする。逆方
向供給キャノぞシタ ダイオ−Ｐの追加は、接続配線と
ファンアウトの等しい負荷に対して８ＤＦＬに比べて上
限カットオフ周波数を上げる。また、同じスイッチング
速度に対して、逆方向供給キャノぞシタ ダイオ−１′
ヲ採用し＊ ５ＤＦＬの消費電力は、このダイオ−）′
をもたない８ＤＦＬに比べて減少される。
第１図は、従来技術の８１）ＦＬ回路図を示す。
第２図は、従来技術０ＦＦ８Ｌゲートの構成図である。
第３図は本発明を採用したＮＯＲ，ゲートの構成図であ
る。 第４図は本発明を採用した０）’ｔ／ＮＡＮＤゲートの
構成図である。 第５図は、本発明？採用した高フアンアウトＮＯＲゲー
トの構成図である。 第６図は本発明全採用した、エンハンスメントＦＥＴを
含むＮＯＲゲートの構成図である、５６．５８．６８ニ
ジヨツトキー ダイオ−２６０，６２，６４： ＭＥＳ
ＦＥＴ ７４．７６．７８．８８．９０，９２ニジヨツトキーダ
イオ−２ ８０，８４，９４，９７，９８：ＦＥＴ１０６：ダイオ
−ｒ １１０ 、１１２ ： ＭＥＳＦＦ！Ｔ１１４ニジヨツ
トキー ダイオ−Ｐ １１８：逆方向供給キャパシタ ダイオ−Ｐ（ショット
キー ダイオ−）−′） １２６ ： Ｆ ｒ４ Ｔ １２８ニジヨツトキー ダイオ−げ １３０：逆方向供給キャパシタ ダイオ−ｒ１３２：抵
抗 １３４ニブル了ツブＰＥＴ 特許出願人 ハネウェル・インコーボレーテッＰ代理人
弁理士 松 下 義 治 Ｆｔ’ｇ、 ４ Ｆｉｇ、 ６
る。 第４図は本発明を採用した０）’ｔ／ＮＡＮＤゲートの
構成図である。 第５図は、本発明？採用した高フアンアウトＮＯＲゲー
トの構成図である。 第６図は本発明全採用した、エンハンスメントＦＥＴを
含むＮＯＲゲートの構成図である、５６．５８．６８ニ
ジヨツトキー ダイオ−２６０，６２，６４： ＭＥＳ
ＦＥＴ ７４．７６．７８．８８．９０，９２ニジヨツトキーダ
イオ−２ ８０，８４，９４，９７，９８：ＦＥＴ１０６：ダイオ
−ｒ １１０ 、１１２ ： ＭＥＳＦＦ！Ｔ１１４ニジヨツ
トキー ダイオ−Ｐ １１８：逆方向供給キャパシタ ダイオ−Ｐ（ショット
キー ダイオ−）−′） １２６ ： Ｆ ｒ４ Ｔ １２８ニジヨツトキー ダイオ−げ １３０：逆方向供給キャパシタ ダイオ−ｒ１３２：抵
抗 １３４ニブル了ツブＰＥＴ 特許出願人 ハネウェル・インコーボレーテッＰ代理人
弁理士 松 下 義 治 Ｆｔ’ｇ、 ４ Ｆｉｇ、 ６
Claims (10)
- （１）論理入力、論理出力、電圧基準点をもち、第１の
電圧源に接続される論理回路であつて、固体基板と、 上記論理入力と接続点の間に順方向に接続 された少くとも１個の第１のショットキーダイオードを
含み、上記論理入力から上記接続点へ流れる電流がほと
んど通る第１の枝路と、上記接続点と上記論理入力の間
に逆方向に 接続された少くとも１個の第２のショットキーダイオー
ドを含み、上記接続点から上記論理入力へ流れる電流が
ほとんど通る第２の枝路と、 上記接続点に電気的に接続された電流源手 段と、 ソース、ドレイン、コントロールの各領域 を有し、該コントロール領域は上記接続点に電気的に接
続され、該ソース領域は上記電圧基準点に電気的に接続
され、該ドレイン領域は上記論理出力に電気的に接続さ
れる第１のトランジスタと、 上記第１のトランジスタのドレイン領域と 上記第１の電圧源の間に接続される電気的負荷手段と からなることを特徴とする論理回路。 - （２）上記固体基板がＧａＡｓ、ＩｎＰからなるグルー
プから選択される第（１）項記載の論理回路。 - （３）上記第１のトランジスタがデイプリーシヨンモー
ドの金属−半導体電界効果トランジスタ（以下ＭＥＳＦ
ＥＴと略記する。）からなる第（１）項記載の論理回路
。 - （４）上記第１のトランジスタがエンハンスメントモー
ドのＭＥＳＦＥＴであり、上記電流源手段が抵抗を含む
第（１）項記載の論理回路。 - （５）上記電流源手段がソース、ドレイン、コントロー
ルの各領域をもつ第２のトランジスタを含み、該ソース
領域は該コントロール領域と、第２の電圧源に直接に電
気的に接続され、該ドレイン領域は上記接続点に直接に
電気的に接続される ことを特徴とする第（１）項記載の論理回路。 - （６）上記第２のトランジスタがデイプリーシヨンモー
ドのＭＥＳＦＥＴである第（５）項記載の論理回路。 - （７）上記電気的負荷手段が、ソース、ドレイン、コン
トロールの各領域をもつ第３のトランジスタを含み、該
ソース領域は、該コントロール領域と上記第１のトラン
ジスタのドレイン領域に直接電気的に接続され、該ドレ
イン領域は上記第１の電圧源に直接電気的に接続される ことを特徴とする第（１）項記載の論理回路。 - （８）上記第３のトランジスタがデイプリーシヨンモー
ドのＭＥＳＦＥＴである第（７）項記載の論理回路。 - （９）第１の論理入力、第２の論理入力、論理出力、電
圧基準点をもち、電圧源に接続される論理回路であつて
、 固体基板と、 上記第１の論理入力と第１の接続点の間に 順方向に接続された少くとも１個のショットキーダイオ
ードを含み、上記第１の論理入力から上記第１の接続点
へ流れる電流がほとんど通る第１の枝路と、 上記第１の論理入力と上記第１の接続点の 間に逆方向に接続された少くとも１個のショットキーダ
イオードを含み上記第１の接続点から上記第１の論理入
力へ流れる電流がほとんど通る第２の枝路と、 上記第１および第２の枝路に含まれる上記 ショットキーダイオードにバイアスを与えるための第１
の電流源手段と、 上記第２の論理入力と第２の接続点の間に 順方向に接続された少くとも１個のショットキーダイオ
ードを含み、上記第２の論理入力から上記第２の接続点
へ流れる電流がほとんど流れる第３の枝路と、 上記第２の接続点と上記第２の論理入力の 間に逆方向に接続された少くとも１個のショットキーダ
イオードを含み、上記第２の接続点から上記第２の論理
入力へ流れる電流がほとんど通る第４の枝路と、 上記第３および第４の枝路に含まれる上記 ショットキーダイオードにバイアスを与えるための第２
の電流源手段と、 ソース、ドレイン、コントロールの各領域 をもち、該コントロール領域は上記第１の接続点に直接
電気的に接続され、該ソース領域は上記電圧基準点に電
気的に接続された第１の電界効果トランジスタ（以下、
電界効果トランジスタをＦＥＴという。）と、 ソース、ドレイン、コントロールの各領域 をもち、該コントロール領域は上記第２の接続点に直接
電気的に接続され、該ソース領域は、上記第１のＦＥＴ
のドレイン領域に電気的に接続され、該ドレイン領域は
上記論理出力に電気的に接続される第２のＦＥＴと、 上記電圧源と上記論理出力に電気的に接続 され、上記第１および第２のＦＥＴに電流を供給するド
レイン電流手段と、 からなることを特徴とする論理回路。 - （１０）上記ドレイン電流手段は、コントロール、ソー
ス、ドレインの各領域をもち、該ドレイン領域は上記電
圧源に直接電気的に接続され、該ソース領域は、該コン
トロール領域と上記第２のＦＥＴのドレイン領域に直接
電気的に接続される第３のＦＥＴである第（９）項記載
の論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63235984A | 1984-07-19 | 1984-07-19 | |
| US632359 | 1984-07-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139725A true JPS6139725A (ja) | 1986-02-25 |
Family
ID=24535212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15928685A Pending JPS6139725A (ja) | 1984-07-19 | 1985-07-18 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0170134B1 (ja) |
| JP (1) | JPS6139725A (ja) |
| CA (1) | CA1245304A (ja) |
| DE (1) | DE3568243D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631426A (en) * | 1984-06-27 | 1986-12-23 | Honeywell Inc. | Digital circuit using MESFETS |
| US4701643A (en) * | 1986-03-24 | 1987-10-20 | Ford Microelectronics, Inc. | FET gate current limiter circuits |
| US4800303A (en) * | 1987-05-19 | 1989-01-24 | Gazelle Microcircuits, Inc. | TTL compatible output buffer |
| US4965863A (en) * | 1987-10-02 | 1990-10-23 | Cray Computer Corporation | Gallium arsenide depletion made MESFIT logic cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5862939A (ja) * | 1981-10-09 | 1983-04-14 | Hitachi Ltd | 論理回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD40592A (ja) * | ||||
| US4300064A (en) * | 1979-02-12 | 1981-11-10 | Rockwell International Corporation | Schottky diode FET logic integrated circuit |
| DE3276988D1 (en) * | 1981-09-30 | 1987-09-17 | Toshiba Kk | Logic circuit operable by a single power voltage |
-
1985
- 1985-06-24 CA CA000484953A patent/CA1245304A/en not_active Expired
- 1985-07-12 DE DE8585108714T patent/DE3568243D1/de not_active Expired
- 1985-07-12 EP EP19850108714 patent/EP0170134B1/en not_active Expired
- 1985-07-18 JP JP15928685A patent/JPS6139725A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5862939A (ja) * | 1981-10-09 | 1983-04-14 | Hitachi Ltd | 論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0170134A1 (en) | 1986-02-05 |
| CA1245304A (en) | 1988-11-22 |
| DE3568243D1 (en) | 1989-03-16 |
| EP0170134B1 (en) | 1989-02-08 |
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