JPS6141298U - 小形コンピユ−タ - Google Patents
小形コンピユ−タInfo
- Publication number
- JPS6141298U JPS6141298U JP12578284U JP12578284U JPS6141298U JP S6141298 U JPS6141298 U JP S6141298U JP 12578284 U JP12578284 U JP 12578284U JP 12578284 U JP12578284 U JP 12578284U JP S6141298 U JPS6141298 U JP S6141298U
- Authority
- JP
- Japan
- Prior art keywords
- small computer
- synchronization signal
- delay
- signal
- abstract
- Prior art date
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- Pending
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- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【図面の簡単な説明】
第１図は本考案の一実施例の要部を示す電気的構成のブ
ロック線図、第２図は同実施例の各部の信号波形図であ
る。 図面中、１は映像処理回路、４は同期遅延回路、５及び
６は単安定マルチバイブレータ回路、５ａは可変抵抗器
、８は積分回路を示す。
ロック線図、第２図は同実施例の各部の信号波形図であ
る。 図面中、１は映像処理回路、４は同期遅延回路、５及び
６は単安定マルチバイブレータ回路、５ａは可変抵抗器
、８は積分回路を示す。
Claims (1)
- 映像信号及び複合同期信号を余生する映像処理回路と、
前記複合同期信号の内の水モ同期信号を遅延するように
設けられその遅延時間を可変し得る同期遅延回路とを具
備してなる小形コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12578284U JPS6141298U (ja) | 1984-08-17 | 1984-08-17 | 小形コンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12578284U JPS6141298U (ja) | 1984-08-17 | 1984-08-17 | 小形コンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6141298U true JPS6141298U (ja) | 1986-03-15 |
Family
ID=30684474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12578284U Pending JPS6141298U (ja) | 1984-08-17 | 1984-08-17 | 小形コンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6141298U (ja) |
-
1984
- 1984-08-17 JP JP12578284U patent/JPS6141298U/ja active Pending
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