JPS6142159A - 電子回路パツケ−ジ - Google Patents
電子回路パツケ−ジInfo
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- JPS6142159A JPS6142159A JP16304584A JP16304584A JPS6142159A JP S6142159 A JPS6142159 A JP S6142159A JP 16304584 A JP16304584 A JP 16304584A JP 16304584 A JP16304584 A JP 16304584A JP S6142159 A JPS6142159 A JP S6142159A
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- JP
- Japan
- Prior art keywords
- substrate
- low
- connection
- connection pad
- temperature
- Prior art date
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- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/401—Package configurations characterised by multiple insulating or insulated package substrates, interposers or RDLs
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、コンピュータ装置および電子交換装置におけ
る電子回路パッケージ、特に、高密度、多層化多チツプ
用パッケージの構造に関する。
る電子回路パッケージ、特に、高密度、多層化多チツプ
用パッケージの構造に関する。
従来、仁の種の電子回路パッケージは、タングステン（
Ｗ）やモリフ゛デン（ＭＯ＞のペーストをアルミナ（Ａ
１２０ｓ）を主成分としたグリーンシート板に印刷し、
１３００℃以上の高温かつ還元雰囲気で焼成多層化する
という構成をとっていた。また、もう一つの構成として
、金（ＡＵ）もしくは銀−パラジウム（Ａｇ−Ｐｄ）等
の貴金属ペーストをグリーンシート板に印刷し、８００
°Ｃ〜９００’Ｃの低温空気焼成で多層化したものもあ
った。しかしながら、前者の高温焼成で多層化する構成
は、ＷやＭｏを使用しているため導通抵抗が貴金属に比
べ高く、貴金属の様に微細化、高密度化が不可能である
という欠点があった。また後者の低温空気焼成で多層化
する構成は、薄膜メッキ工程を考慮することもできるた
め、微細化、高密度化には有効であるものの貴金属を使
用するため非常罠高価なものになってしまうという欠点
があった。
Ｗ）やモリフ゛デン（ＭＯ＞のペーストをアルミナ（Ａ
１２０ｓ）を主成分としたグリーンシート板に印刷し、
１３００℃以上の高温かつ還元雰囲気で焼成多層化する
という構成をとっていた。また、もう一つの構成として
、金（ＡＵ）もしくは銀−パラジウム（Ａｇ−Ｐｄ）等
の貴金属ペーストをグリーンシート板に印刷し、８００
°Ｃ〜９００’Ｃの低温空気焼成で多層化したものもあ
った。しかしながら、前者の高温焼成で多層化する構成
は、ＷやＭｏを使用しているため導通抵抗が貴金属に比
べ高く、貴金属の様に微細化、高密度化が不可能である
という欠点があった。また後者の低温空気焼成で多層化
する構成は、薄膜メッキ工程を考慮することもできるた
め、微細化、高密度化には有効であるものの貴金属を使
用するため非常罠高価なものになってしまうという欠点
があった。
本発明の目的は、導通抵抗や微細化に問題ない部分に使
用する高温焼成基板と微細化高密度化を必要とする部分
の低温焼成基板とを厚さ方向のみ導通のあるゴムで結合
することにより、低価格かつ高密度な電子回路パッケー
ジ基板を提供することにある。
用する高温焼成基板と微細化高密度化を必要とする部分
の低温焼成基板とを厚さ方向のみ導通のあるゴムで結合
することにより、低価格かつ高密度な電子回路パッケー
ジ基板を提供することにある。
この目的のために本発明に係る電子回路パッケージは、
一方の面に接続用パッドを備えもう一方の面に接続用ピ
ンを備えた高温焼成セラミック回路基板と、一方の面に
半導体素子用パッドを備えもう一方の面に接続用パッド
を備えた低温焼成セラミック回路基板と、前記高温焼成
セラミック回路基板の接続用パッドと前記低温焼成セラ
ミック回路基板の接続用パッドとを接続する異方性導電
ゴム部材と、前記低温焼成セラミック回路基板上の半導
体素子用接続パッドに結合した半導体素子とを有して構
成したものである。
一方の面に接続用パッドを備えもう一方の面に接続用ピ
ンを備えた高温焼成セラミック回路基板と、一方の面に
半導体素子用パッドを備えもう一方の面に接続用パッド
を備えた低温焼成セラミック回路基板と、前記高温焼成
セラミック回路基板の接続用パッドと前記低温焼成セラ
ミック回路基板の接続用パッドとを接続する異方性導電
ゴム部材と、前記低温焼成セラミック回路基板上の半導
体素子用接続パッドに結合した半導体素子とを有して構
成したものである。
次に、本発明を図面を参照して実施例につき詳細に説明
する。
する。
図面は本発明の実施例に係る電子回路パッケージの縦断
面図である。この電子回路パッケージは、高温焼成基板
１と、低温焼成基板２と、接続用ピン３と、前記高温焼
成基板１と低温焼成基板２とを接続する異方性導電ラバ
ーシート４と、低温焼成基板２に結合した集積回路５と
からなっている。
面図である。この電子回路パッケージは、高温焼成基板
１と、低温焼成基板２と、接続用ピン３と、前記高温焼
成基板１と低温焼成基板２とを接続する異方性導電ラバ
ーシート４と、低温焼成基板２に結合した集積回路５と
からなっている。
ここで高温焼成基板１は、９２チアルミナグリーンシー
トを約１３００℃の還元雰囲気（Ｈ２）で高温焼成した
もので、その内層Ｖｃｌ源回路１１と、ピンパッド１２
と、接続用パッド１３と、内層間をつなげるグイアホー
ル１４とを有しており、それらはＷもしくはＭ。材質か
らなっている。ピンパッド１２と接続用パッド１３は、
ニッケル（Ｎｉ）メッキが２〜３μｍ厚でかけられてお
り、ピンパッド１２畦接続用ピン３にロウ付けされてい
る。
トを約１３００℃の還元雰囲気（Ｈ２）で高温焼成した
もので、その内層Ｖｃｌ源回路１１と、ピンパッド１２
と、接続用パッド１３と、内層間をつなげるグイアホー
ル１４とを有しており、それらはＷもしくはＭ。材質か
らなっている。ピンパッド１２と接続用パッド１３は、
ニッケル（Ｎｉ）メッキが２〜３μｍ厚でかけられてお
り、ピンパッド１２畦接続用ピン３にロウ付けされてい
る。
また接続用パッド１３は、異方性ラバーシート４を介し
て低温焼成基板２の接続用パッド２１ＶＣ接続されてい
る。なお高温焼成基板１は、電源回路のみの共通のパタ
ーンが入っており、上部の低温焼成基板２０個別パター
ンや集積回路５に問題が発生した場合は異方性導電ラバ
ーシート４をはずし別の良品と取り換えることも可能で
ある。
て低温焼成基板２の接続用パッド２１ＶＣ接続されてい
る。なお高温焼成基板１は、電源回路のみの共通のパタ
ーンが入っており、上部の低温焼成基板２０個別パター
ンや集積回路５に問題が発生した場合は異方性導電ラバ
ーシート４をはずし別の良品と取り換えることも可能で
ある。
次に低温焼成基板２は、アルミナおよび結晶化ガラスか
らなるグリーンシート１に８５０’ｃ〜９０００Ｇの空
気雰囲気で低温焼成したもので、接続用パッド２１とグ
イアホール２２はＡｕもしくはＡｕ −Ｐｄ材質からな
っている。またこの低温焼成基板２上九は、・薄膜（Ｔ
ｉ−Ｐｄ）とメッキ（Ａｕ）による３０μ〜５０μ巾の
微細パターン２３およびアルミナ、結晶化ガラスなどか
らなる厚膜ペースト（よる絶縁層２４が多層化されてい
る。この場合、多層化のため絶縁層２４を空気中で焼成
する必要があるが、基板２は空気雰囲気焼成が可能であ
るので集積回路５を結合する前であれば特に問題はない
。
らなるグリーンシート１に８５０’ｃ〜９０００Ｇの空
気雰囲気で低温焼成したもので、接続用パッド２１とグ
イアホール２２はＡｕもしくはＡｕ −Ｐｄ材質からな
っている。またこの低温焼成基板２上九は、・薄膜（Ｔ
ｉ−Ｐｄ）とメッキ（Ａｕ）による３０μ〜５０μ巾の
微細パターン２３およびアルミナ、結晶化ガラスなどか
らなる厚膜ペースト（よる絶縁層２４が多層化されてい
る。この場合、多層化のため絶縁層２４を空気中で焼成
する必要があるが、基板２は空気雰囲気焼成が可能であ
るので集積回路５を結合する前であれば特に問題はない
。
また絶縁層２４上に形成された集積回路接続用パッド２
５はＡｕメッキ（１０μ厚）からなり、集積回路５のリ
ード５１とはＡｕ−Ａｕ熱圧着結合をしている。ここで
集積回路５は通常ＴＡＢ （テープオートマチイックボ
ンディング）と呼ばれる構造を有している。なお図示は
していないが、高温焼成基板１と低温焼成基板２とをそ
れぞれ上下方向からおしつけ導電性ラバーシート４を厚
さ方向くのみ電気を通すためのホルダーが必要であるこ
とはいうまでもない。この様罠共通電源部分を有する高
温焼成基板１と個別パターン部分（微細パターン部分）
ｔ−有する低温焼成基板２とを異方性ラバーンートをは
さんで接続すること罠より、歩留りが高く、コストの低
いかつ品質信頼性の高い電子回路パッケージを得ること
ができる。
５はＡｕメッキ（１０μ厚）からなり、集積回路５のリ
ード５１とはＡｕ−Ａｕ熱圧着結合をしている。ここで
集積回路５は通常ＴＡＢ （テープオートマチイックボ
ンディング）と呼ばれる構造を有している。なお図示は
していないが、高温焼成基板１と低温焼成基板２とをそ
れぞれ上下方向からおしつけ導電性ラバーシート４を厚
さ方向くのみ電気を通すためのホルダーが必要であるこ
とはいうまでもない。この様罠共通電源部分を有する高
温焼成基板１と個別パターン部分（微細パターン部分）
ｔ−有する低温焼成基板２とを異方性ラバーンートをは
さんで接続すること罠より、歩留りが高く、コストの低
いかつ品質信頼性の高い電子回路パッケージを得ること
ができる。
本発明は以上説明したように５高温焼成基板と低温焼成
基板とを組合せ構成することにより、コスト低減、リー
ドタイム、歩留りの向上ができるという効果がある。
基板とを組合せ構成することにより、コスト低減、リー
ドタイム、歩留りの向上ができるという効果がある。
図面は本発明の実施例に係る電子回路パンケージの断面
図である。 １・・・高温焼成基板、 ２・・・低温焼成基板。 ３・・・接続用ピン、 ４・・・異方性導電ラバーシ
ート、５・・・集積回路、 １１・・・電源回
路、１２・・・ピンパッド、 １３．２１・・・接続用パッド、 １４．２２・・・ヴイアホール、 ２３・・・微細パターン、 ２４・・・絶縁層、２５
・・・集積回路接続用パッド、 ５１・・・リード。
図である。 １・・・高温焼成基板、 ２・・・低温焼成基板。 ３・・・接続用ピン、 ４・・・異方性導電ラバーシ
ート、５・・・集積回路、 １１・・・電源回
路、１２・・・ピンパッド、 １３．２１・・・接続用パッド、 １４．２２・・・ヴイアホール、 ２３・・・微細パターン、 ２４・・・絶縁層、２５
・・・集積回路接続用パッド、 ５１・・・リード。
Claims (1)
- 一方の面に接続用パッドを備えもう一方の面に接続用
ピンを備えた高温焼成セラミック回路基板と、一方の面
に半導体素子用接続パッドを備えもう一方の面に接続用
パッドを備えた低温焼成セラミック回路基板と、前記高
温焼成セラミック回路基板の接続用パッドと前記低温焼
成セラミック回路基板の接続用パッドとを接続する異方
性導電ゴム部材と、前記低温焼成セラミック回路基板上
の半導体素子用接続パッドに結合した半導体素子とを有
することを特徴とする電子回路パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16304584A JPS6142159A (ja) | 1984-08-02 | 1984-08-02 | 電子回路パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16304584A JPS6142159A (ja) | 1984-08-02 | 1984-08-02 | 電子回路パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142159A true JPS6142159A (ja) | 1986-02-28 |
Family
ID=15766129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16304584A Pending JPS6142159A (ja) | 1984-08-02 | 1984-08-02 | 電子回路パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142159A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250843A (en) * | 1991-03-27 | 1993-10-05 | Integrated System Assemblies Corp. | Multichip integrated circuit modules |
| US5416277A (en) * | 1990-09-22 | 1995-05-16 | Robert Bosch Gmbh | Cicuit and process of manufacturing the circuit |
-
1984
- 1984-08-02 JP JP16304584A patent/JPS6142159A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416277A (en) * | 1990-09-22 | 1995-05-16 | Robert Bosch Gmbh | Cicuit and process of manufacturing the circuit |
| US5250843A (en) * | 1991-03-27 | 1993-10-05 | Integrated System Assemblies Corp. | Multichip integrated circuit modules |
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