JPS614248A - バンプ電極の形成方法 - Google Patents
バンプ電極の形成方法Info
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- JPS614248A JPS614248A JP59125742A JP12574284A JPS614248A JP S614248 A JPS614248 A JP S614248A JP 59125742 A JP59125742 A JP 59125742A JP 12574284 A JP12574284 A JP 12574284A JP S614248 A JPS614248 A JP S614248A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産１止９−札朋分１
この発明はバンプ電極の形成方法に関し、特に例えばＮ
型アノード、Ｐ型カソードタイプのダイオードのＮ型ア
ノードにバンプ電極を形成する方法に関する。
型アノード、Ｐ型カソードタイプのダイオードのＮ型ア
ノードにバンプ電極を形成する方法に関する。
ｌ来■伎■
定電圧ダイオードなどの一般のダイオードはＰ型アノー
ド、Ｎ型カソードタイプでＰ型アノードをＡｇのバンプ
電極で形成したものがほとんどである。このＮ型カソー
ドタイプのダイオードにおけるバンプ電極はＰＮ接合部
の順方向にメッキ電流を流せばアノード側にＡｇプラス
イオンが付着して簡単に而も均一な大きさで形成できる
。
ド、Ｎ型カソードタイプでＰ型アノードをＡｇのバンプ
電極で形成したものがほとんどである。このＮ型カソー
ドタイプのダイオードにおけるバンプ電極はＰＮ接合部
の順方向にメッキ電流を流せばアノード側にＡｇプラス
イオンが付着して簡単に而も均一な大きさで形成できる
。
ところで、上記タイプのダイオードは温度特性の改善や
低ノイズ化に限界かあ・す、そこで温度特性やノイズ特
性を改善した高信頼度のダイオードとしてＮ型アノード
、Ｐ型カソードタイプのものが開発され、一部でパンチ
スルー型ダイオードとして実用化されている。このＰ型
カソードタイプのダイオードの基本構造を第４図に、前
記パンチスルー型ダイオードの一構造例を第５図に示し
以下順次説明する。
低ノイズ化に限界かあ・す、そこで温度特性やノイズ特
性を改善した高信頼度のダイオードとしてＮ型アノード
、Ｐ型カソードタイプのものが開発され、一部でパンチ
スルー型ダイオードとして実用化されている。このＰ型
カソードタイプのダイオードの基本構造を第４図に、前
記パンチスルー型ダイオードの一構造例を第５図に示し
以下順次説明する。
第４図における（１）は高不純物濃度のＰ＋型半導体基
板、（２）はＰ＋型半導体基板（１）上にエピタキシャ
ル成長させた低不純物濃度のＰ”″型半導体層、（３）
はＰ−型半導体Ｎ（２）の表層部にＮ型不純物を選択拡
散して形成したＮ型半導体層、（４）はＰ十半導体基−
＠ （１’）の裏面にオーミック接触して形成された裏
面電極、（５）はＮ型半導体層（３）上にオーミック接
触して形成されたＡｇのバンプ電極、（６）はＮＰ接合
部（７）の表面を絶縁し保護する絶縁膜である。バンプ
電極（５）はＮＰ接合部（７）に逆電圧を印加してブレ
ークダウンさせて逆方向にメッキ電流を流し、Ｎ型半導
体層（３）上にＡｇプラスイオンを４１着させ成長させ
て形成される。
板、（２）はＰ＋型半導体基板（１）上にエピタキシャ
ル成長させた低不純物濃度のＰ”″型半導体層、（３）
はＰ−型半導体Ｎ（２）の表層部にＮ型不純物を選択拡
散して形成したＮ型半導体層、（４）はＰ十半導体基−
＠ （１’）の裏面にオーミック接触して形成された裏
面電極、（５）はＮ型半導体層（３）上にオーミック接
触して形成されたＡｇのバンプ電極、（６）はＮＰ接合
部（７）の表面を絶縁し保護する絶縁膜である。バンプ
電極（５）はＮＰ接合部（７）に逆電圧を印加してブレ
ークダウンさせて逆方向にメッキ電流を流し、Ｎ型半導
体層（３）上にＡｇプラスイオンを４１着させ成長させ
て形成される。
第５ｖＩｌのバンチスルー型ダイオードはＮＰＮトラン
ジスタのＣ−Ｂ間耐圧を利用したもので、（８）はＮ十
型半導体基板、（９）はＮ＋型半導体基板（８）上にエ
ピタキシャル成長させたＮ−型半導体層、（１０）はＮ
−型半導体層（９）の表層部に部分的に形成したＰ型半
導体層、（１１）はＰ型半導体層 （１０）の表層部に
部分的に形成したＮ型半導体層、（１２）はＮ十型半導
体基板（８）の裏面にオーミック接触して形成された裏
面電極、（１３）はＮ型半導体層（１１）上にオーミッ
ク接触して形成されたバンプ？′！極、（１４）はＮ−
型半導体１ｉｆ（９）とＰ型半導体層 （１０） ノＰ
Ｎ接合ｉ （１５） 表面上ニ形成された（９） −（
１０）間を短絡する電極、（１６）は絶縁膜である。バ
ンプ電極（１３）はＰ＋型半導体Ｍ （１０）とＮ型半
導体層（１１）のＮＰ接合部（１７）に逆方向電圧を印
加して逆方向のメッキ電流を流して行われる。
ジスタのＣ−Ｂ間耐圧を利用したもので、（８）はＮ十
型半導体基板、（９）はＮ＋型半導体基板（８）上にエ
ピタキシャル成長させたＮ−型半導体層、（１０）はＮ
−型半導体層（９）の表層部に部分的に形成したＰ型半
導体層、（１１）はＰ型半導体層 （１０）の表層部に
部分的に形成したＮ型半導体層、（１２）はＮ十型半導
体基板（８）の裏面にオーミック接触して形成された裏
面電極、（１３）はＮ型半導体層（１１）上にオーミッ
ク接触して形成されたバンプ？′！極、（１４）はＮ−
型半導体１ｉｆ（９）とＰ型半導体層 （１０） ノＰ
Ｎ接合ｉ （１５） 表面上ニ形成された（９） −（
１０）間を短絡する電極、（１６）は絶縁膜である。バ
ンプ電極（１３）はＰ＋型半導体Ｍ （１０）とＮ型半
導体層（１１）のＮＰ接合部（１７）に逆方向電圧を印
加して逆方向のメッキ電流を流して行われる。
このバンチスルー型ダイオードのバンプ電極（１３）に
プラス、裏面電極（１２）にマイナスの電圧を加えると
ＮＰ接合部（１７）よりＰ型半導体層（１０）内へ図示
矢印の如く空乏Ｊｉｔ （１Ｂ）が延び、これが電極（
１４）に達するとバンチスル。−を起こしてブレークダ
ウンする。この場合、Ｐ型半導体層（１０）とＮ−型半
導体層（９）が同一電位のためＰ型半導体Ｆｉ！ （１
０）がらＮ−型半導体層（９）への少数キャリアの注入
が生じず、これがため温度特性の良い低ノイズのダイオ
ードが得られる。このようなバンチスルー型ダイオード
の特徴は例えば特公昭５６年３０７０８号公報に開示さ
れている。
プラス、裏面電極（１２）にマイナスの電圧を加えると
ＮＰ接合部（１７）よりＰ型半導体層（１０）内へ図示
矢印の如く空乏Ｊｉｔ （１Ｂ）が延び、これが電極（
１４）に達するとバンチスル。−を起こしてブレークダ
ウンする。この場合、Ｐ型半導体層（１０）とＮ−型半
導体層（９）が同一電位のためＰ型半導体Ｆｉ！ （１
０）がらＮ−型半導体層（９）への少数キャリアの注入
が生じず、これがため温度特性の良い低ノイズのダイオ
ードが得られる。このようなバンチスルー型ダイオード
の特徴は例えば特公昭５６年３０７０８号公報に開示さ
れている。
ベ ′ しよ°と る −直
ところで、上記の如きＮ型アノード、Ｐ型カソードタイ
プのダイオードにおけるアノードのバンプ電極の形成は
不純物選択数−散が完了した半導体ウェーへの状態で多
数個が一括して行われる。この場合、半導体ウェー八に
おける多数のＮ−ｐ接合部に一括して逆方向の電圧を印
加してＮＰ接合部をブレークダウンさせ逆方向に電流を
流すことで行われるが、多数のＮＰ接合部の耐圧にバラ
ツキがあってこの耐圧に応じ成長するバンプ電極の高さ
にバラツキが生じることがあった。また半導体ウェー八
に多数形成されたＮＰ’接合部の中に、シ！ｌ −ｌ・
Ｉ、た不良なものが在ると、バンプ電極形成時に不良Ｎ
Ｐ接合部に電流が集中して流れるため、不良ＮＰ接合部
の箇所だけにバンプ電極が形成されて他にはバンプ電極
が盛り上がらないが、盛り上がっても縮小で実用に供し
得ない程啓であるといった問題があった。
プのダイオードにおけるアノードのバンプ電極の形成は
不純物選択数−散が完了した半導体ウェーへの状態で多
数個が一括して行われる。この場合、半導体ウェー八に
おける多数のＮ−ｐ接合部に一括して逆方向の電圧を印
加してＮＰ接合部をブレークダウンさせ逆方向に電流を
流すことで行われるが、多数のＮＰ接合部の耐圧にバラ
ツキがあってこの耐圧に応じ成長するバンプ電極の高さ
にバラツキが生じることがあった。また半導体ウェー八
に多数形成されたＮＰ’接合部の中に、シ！ｌ −ｌ・
Ｉ、た不良なものが在ると、バンプ電極形成時に不良Ｎ
Ｐ接合部に電流が集中して流れるため、不良ＮＰ接合部
の箇所だけにバンプ電極が形成されて他にはバンプ電極
が盛り上がらないが、盛り上がっても縮小で実用に供し
得ない程啓であるといった問題があった。
期し４藍１ｊ友か１１
本発明は上記Ｎ型アノード、Ｐ型カソードタイプのダイ
オードのバンプ電極形成上の問題点に鑑みてなされたも
ので、Ｐ型半導体層の表層部に部分的に形成したＮ型半
導体層上にバンプ電極を形成する方法において、前記Ｐ
型、Ｎ型半導体層間のＰＮ接合を保護する第１の絶縁膜
上に両生導体層をショートするショート電極を形成する
工程、こ゛のショート電極を前記Ｎ型半導体層上のバン
プ電極形成予定部分を除き第２の絶縁膜で被覆する工程
、前記露出したショート電極にメッキ電流を流してバン
プ電極を形成する工程、前記ショート電極を選択的に除
去して前記両生導体層の電気的接続を解く工程とでバン
プ１１ｗ５を形成することを特徴とする特許′ある。
オードのバンプ電極形成上の問題点に鑑みてなされたも
ので、Ｐ型半導体層の表層部に部分的に形成したＮ型半
導体層上にバンプ電極を形成する方法において、前記Ｐ
型、Ｎ型半導体層間のＰＮ接合を保護する第１の絶縁膜
上に両生導体層をショートするショート電極を形成する
工程、こ゛のショート電極を前記Ｎ型半導体層上のバン
プ電極形成予定部分を除き第２の絶縁膜で被覆する工程
、前記露出したショート電極にメッキ電流を流してバン
プ電極を形成する工程、前記ショート電極を選択的に除
去して前記両生導体層の電気的接続を解く工程とでバン
プ１１ｗ５を形成することを特徴とする特許′ある。
昨月−
この技術的手段によるバング電極形成は半導体ウェーハ
の段階で多数個一括して行われるカベ、各バンプ電極は
半導体ウエーノ＼に多数形成された上記ショート電極に
流れる電流でもって成長し、ダイオードを形成するＮＰ
接合部の耐圧の大小に関係なく形成される。従って均一
な／Ｎｌンプ電極形成を可能にするー。
の段階で多数個一括して行われるカベ、各バンプ電極は
半導体ウエーノ＼に多数形成された上記ショート電極に
流れる電流でもって成長し、ダイオードを形成するＮＰ
接合部の耐圧の大小に関係なく形成される。従って均一
な／Ｎｌンプ電極形成を可能にするー。
実施孤
本発明方法の具体的実施例を第１図乃至第３図を参照し
７乍ら以下説明する。
７乍ら以下説明する。
第１図の（イ）〜（へ）は第４図の基本構造のＮ型アノ
ード、Ｐ型カソードクイブダイメ・−ドのバンプ電極形
成工程の本発明による一例を示すもので、第４図と同一
のものには同一参照符号を付して、第１図の（イ）〜（
へ）に基づき説明する。
ード、Ｐ型カソードクイブダイメ・−ドのバンプ電極形
成工程の本発明による一例を示すもので、第４図と同一
のものには同一参照符号を付して、第１図の（イ）〜（
へ）に基づき説明する。
先ず第１図の（イ）に示すよ・）に′第１の絶縁−膜（
６）のＮ型半導体層（２）とＮ型半導体層（３）上の部
分を夫々部分的に除去して窓孔（２０）、（２１）を形
成する。次に第１図の（ロ）に示すように両窓孔（２０
）、（２１）及びこの両窓孔（２０）、（２１）間の絶
縁膜（６）上の一部又は全部を含む範囲でＴｉ−Ａｇ蒸
着薄膜などによるショート電極（２２）を被着形成して
、Ｎ型半導体ｒｆｉ（３）とＰ型半導体層（２）をショ
ートさせる。次に第１図の（ハ）に示すようにショート
１！極（２２）のＮ型半導体層（３）上の所定部分（バ
ンプ電極形成予定部分）を残してショート電ｔｉ （２
２） 、拒絶膜（６）上にＣＶＤによる５１０２．５Ｉ
９Ｎ４やポリシリコンなどの第２の絶縁膜（２３）を被
着形成する。
６）のＮ型半導体層（２）とＮ型半導体層（３）上の部
分を夫々部分的に除去して窓孔（２０）、（２１）を形
成する。次に第１図の（ロ）に示すように両窓孔（２０
）、（２１）及びこの両窓孔（２０）、（２１）間の絶
縁膜（６）上の一部又は全部を含む範囲でＴｉ−Ａｇ蒸
着薄膜などによるショート電極（２２）を被着形成して
、Ｎ型半導体ｒｆｉ（３）とＰ型半導体層（２）をショ
ートさせる。次に第１図の（ハ）に示すようにショート
１！極（２２）のＮ型半導体層（３）上の所定部分（バ
ンプ電極形成予定部分）を残してショート電ｔｉ （２
２） 、拒絶膜（６）上にＣＶＤによる５１０２．５Ｉ
９Ｎ４やポリシリコンなどの第２の絶縁膜（２３）を被
着形成する。
而して後、第１図の（ニ）に示すようにＡｇメッキ液内
でＰ十型半導体基板（１）の裏面にマイナス電圧を印加
し、Ａｇメッキ液内のＡｇ板（２４）にプラス電圧を印
加する。すると両半導体層（３）、（２）がショート電
極（２２）でショートされているのでメッキ電流ＩはＮ
Ｐ接合部を流れずショート電極（２２）からＰ″″型半
型体導体層） 、Ｐ十型半導体層（１）を流れ、これに
よりショート電極（２２）の露出面上にＡｇプラろイオ
ンが付着してバンプ電極（５°）が成長していく、この
バンプ電極（５゛）はＮＰ接合部の耐圧バラツキに関係
なく均一に成長する。またこのバンプ電極形成は１枚の
半導体ウェーハに多数設けられたＮＰ接合部上で一括し
て行われるが、仮りに１つのＮＰ接合部がショート電極
を起こしていてもショート電極にメッキ電流を流すため
、この不良ＮＰ接合部での電流集中の心配が無く、良好
に行える。
でＰ十型半導体基板（１）の裏面にマイナス電圧を印加
し、Ａｇメッキ液内のＡｇ板（２４）にプラス電圧を印
加する。すると両半導体層（３）、（２）がショート電
極（２２）でショートされているのでメッキ電流ＩはＮ
Ｐ接合部を流れずショート電極（２２）からＰ″″型半
型体導体層） 、Ｐ十型半導体層（１）を流れ、これに
よりショート電極（２２）の露出面上にＡｇプラろイオ
ンが付着してバンプ電極（５°）が成長していく、この
バンプ電極（５゛）はＮＰ接合部の耐圧バラツキに関係
なく均一に成長する。またこのバンプ電極形成は１枚の
半導体ウェーハに多数設けられたＮＰ接合部上で一括し
て行われるが、仮りに１つのＮＰ接合部がショート電極
を起こしていてもショート電極にメッキ電流を流すため
、この不良ＮＰ接合部での電流集中の心配が無く、良好
に行える。
バンプ電極（５°）の形成後、次はショート電極（２２
）の不要部分を選択除去する。この除去は、特別のレジ
ストを使用することなく、バンプ電極（５′）をエツチ
ング時のカバーとして利用して、フン酸等によりＣＶＤ
による第２の絶縁膜（２３）およびショート電極（２２
）中のＴｉを除去したり硝酸等によりショート電極（２
２）中の八ｇを除去する工程、又は第１図の（ホ）と（
へ）で示す様に、レジストカバーを用いて必要最小限の
ものだけを除去する工程で行われる、即ち、先ず第１図
の（ホ）に示すようにバンプ電極（５′）と絶縁膜（２
３）上の全域にレジストカバー（２５）を被着してから
、レジストカバ・−（２５）のバンプ電極近傍の部分を
窓開けして窓孔（２６）を形成し、この窓孔（２６）か
ら絶縁膜（２３）をエツチングして部分的に除去する。
）の不要部分を選択除去する。この除去は、特別のレジ
ストを使用することなく、バンプ電極（５′）をエツチ
ング時のカバーとして利用して、フン酸等によりＣＶＤ
による第２の絶縁膜（２３）およびショート電極（２２
）中のＴｉを除去したり硝酸等によりショート電極（２
２）中の八ｇを除去する工程、又は第１図の（ホ）と（
へ）で示す様に、レジストカバーを用いて必要最小限の
ものだけを除去する工程で行われる、即ち、先ず第１図
の（ホ）に示すようにバンプ電極（５′）と絶縁膜（２
３）上の全域にレジストカバー（２５）を被着してから
、レジストカバ・−（２５）のバンプ電極近傍の部分を
窓開けして窓孔（２６）を形成し、この窓孔（２６）か
ら絶縁膜（２３）をエツチングして部分的に除去する。
次に絶縁ＩＮ （２３）の先のエツチングで除去されて
形成された窓孔（２７）から第１図の（へ）に示すよう
にショート電極（２２）を部分的にエツチングして除去
し、この段階でＮ型半導体層（３）とＰ−型半導体層（
２）のショートが解かれて所望のダイオードが得られる
。
形成された窓孔（２７）から第１図の（へ）に示すよう
にショート電極（２２）を部分的にエツチングして除去
し、この段階でＮ型半導体層（３）とＰ−型半導体層（
２）のショートが解かれて所望のダイオードが得られる
。
次に第５図のパンチスルー型ダイオードの製造に適用し
た本発明の方法を第２図の（イ）〜（ホ）を参照して以
下説明する。
た本発明の方法を第２図の（イ）〜（ホ）を参照して以
下説明する。
先ず第２図の（イ）、に示すように絶縁膜（１６）のＮ
型半導体層（１１）上とＰＮ接合部（１５）の表面上に
窓孔（２８）、（２９）を形成する。尚、ＰＮ接合部（
１５）の表面部分に予め高不純物濃度のＰ中型不純物領
域（３０）を形成して後のショート電極とのオーミック
性を良好にし、メッキ電流のバイパス領域として利用す
る。次に第２図の（ロ）に示すように窓孔（２８）、（
２９）と窓孔（２８）、（２９）間の第１の絶縁膜（１
６）上とにショート電極（３１）を被着形成する。次に
第・２図の（ハ）に示すようにショート電極（３１）と
絶縁ｆ！ｉｉ （１６）上との全面にＣＶＤで５ｉ０２
などの第２の絶縁膜（３２）を被着してからＮ型半導体
Ｊｔｉ？ （１１）上のバンプ電極形成予定部分のもの
を選択除去して窓孔（３３）を形成する。
型半導体層（１１）上とＰＮ接合部（１５）の表面上に
窓孔（２８）、（２９）を形成する。尚、ＰＮ接合部（
１５）の表面部分に予め高不純物濃度のＰ中型不純物領
域（３０）を形成して後のショート電極とのオーミック
性を良好にし、メッキ電流のバイパス領域として利用す
る。次に第２図の（ロ）に示すように窓孔（２８）、（
２９）と窓孔（２８）、（２９）間の第１の絶縁膜（１
６）上とにショート電極（３１）を被着形成する。次に
第・２図の（ハ）に示すようにショート電極（３１）と
絶縁ｆ！ｉｉ （１６）上との全面にＣＶＤで５ｉ０２
などの第２の絶縁膜（３２）を被着してからＮ型半導体
Ｊｔｉ？ （１１）上のバンプ電極形成予定部分のもの
を選択除去して窓孔（３３）を形成する。
而して後、第２図の（ニ）に示すようにメッキ液内でＮ
生型半導体基板（８）にマイナス、メッキ液中のＡｇ板
（３４）にプラスの極性の電圧を印加する。するとショ
ート電極（３１）から、（３０） −（９） −（８）
の経路でメッキ電流Ｉが流れて窓孔（３３）内にバンプ
電極（１３’ ）が成長する。後はショート電極（３１
）の不要部分を前述の方法で除去する。これは例えば第
２図の（ホ）に示すようにバンプ電極（３１）をレジス
トカバーとして利用して絶縁ＩＪ （３２）とショート
電極（３１）のバンプ電極（１３’ ）真下のものを除
く全てを順次にエツチングして除去すればよい。この場
合、特にショート電極（３１）のエツチング液（フン酸
、硝酸液など）でバンプ電極（１３’ ）が若干エツチ
ングされるが、ショート電極（３１）は厚さが高々１ｏ
ｏｏｏ人程度であるのに対し、バンプ電極（１３’ ）
の高さは５０μｍ以上程度もあり、両者間に大差がある
ため問題ない。
生型半導体基板（８）にマイナス、メッキ液中のＡｇ板
（３４）にプラスの極性の電圧を印加する。するとショ
ート電極（３１）から、（３０） −（９） −（８）
の経路でメッキ電流Ｉが流れて窓孔（３３）内にバンプ
電極（１３’ ）が成長する。後はショート電極（３１
）の不要部分を前述の方法で除去する。これは例えば第
２図の（ホ）に示すようにバンプ電極（３１）をレジス
トカバーとして利用して絶縁ＩＪ （３２）とショート
電極（３１）のバンプ電極（１３’ ）真下のものを除
く全てを順次にエツチングして除去すればよい。この場
合、特にショート電極（３１）のエツチング液（フン酸
、硝酸液など）でバンプ電極（１３’ ）が若干エツチ
ングされるが、ショート電極（３１）は厚さが高々１ｏ
ｏｏｏ人程度であるのに対し、バンプ電極（１３’ ）
の高さは５０μｍ以上程度もあり、両者間に大差がある
ため問題ない。
本発明に上記実施例に限らず、特にショート電極の形成
は次のように行ってもよい。例えば、第１図の（ロ）で
示すショート電極形成工程でショート電極（２２）を第
３図に示すようにＮ型半導体層（３）上の中央部分を選
択的に除去しておく。このようにショート電極形成後バ
ンプ電極を形成すると、ショート電極（２２）の窓孔（
３４）のエツジ部での電界集中化により成長するバンプ
電極（５”°）は中央部分がより高く盛り上がって良好
な山形の形状に仕上がる。また図示しないがバンプ電極
形成のためのショート電極は必ずしも３６０゛に亘っ゛
ζ形成する必要はなく、例えば後で除去される部分を予
め線状に細く形成して、後のエツチング等による除去を
、容易、迅速ならしめるようにしてもよい。
は次のように行ってもよい。例えば、第１図の（ロ）で
示すショート電極形成工程でショート電極（２２）を第
３図に示すようにＮ型半導体層（３）上の中央部分を選
択的に除去しておく。このようにショート電極形成後バ
ンプ電極を形成すると、ショート電極（２２）の窓孔（
３４）のエツジ部での電界集中化により成長するバンプ
電極（５”°）は中央部分がより高く盛り上がって良好
な山形の形状に仕上がる。また図示しないがバンプ電極
形成のためのショート電極は必ずしも３６０゛に亘っ゛
ζ形成する必要はなく、例えば後で除去される部分を予
め線状に細く形成して、後のエツチング等による除去を
、容易、迅速ならしめるようにしてもよい。
血ユ少立果
本発明によればＮ型アノード、Ｐ型カソードタイプのダ
イオード等におけるＮ型アノードのバンプ電極をＰ型ア
ノ−Ｆ、Ｎ型カッ−ｒタイプのダイオードのバンプ電極
と同程度に所望の形で均一に形成することができ、Ｎ型
アノード、Ｐ型カソードタイプダイオードの多分野での
通用を容易にする。
イオード等におけるＮ型アノードのバンプ電極をＰ型ア
ノ−Ｆ、Ｎ型カッ−ｒタイプのダイオードのバンプ電極
と同程度に所望の形で均一に形成することができ、Ｎ型
アノード、Ｐ型カソードタイプダイオードの多分野での
通用を容易にする。
第１図及び第２図はそれぞれ本発明の異なる実施例の製
造方法を説明するための製造工程断面図、第３図は第１
図の一部工程における変更例を示す断面図、第４図及び
第５＋ｖ！Ｊは本発明製造方法の対象となるダイオード
の基本的断面図及び実用的断面図である。 （２） −Ｐ型半導体層、（３） −・・Ｎ型半導体層
、（５）、（５′）、（５”’ ＞−バンプ電極、（６
）−・−第１の絶縁膜、（１０）・・−Ｐ型半導体層、
（１１）−Ｎ型半導体層、（１３）、（１３”）・−バ
ンプ電極、（１６） −第１の絶縁膜、（２２） −シ
ョート電極、（２３） −・第２の絶縁膜、（３１）−
・−ショート電極、（３２） −第２の絶縁膜、Ｉ−・
メッキ電流。
造方法を説明するための製造工程断面図、第３図は第１
図の一部工程における変更例を示す断面図、第４図及び
第５＋ｖ！Ｊは本発明製造方法の対象となるダイオード
の基本的断面図及び実用的断面図である。 （２） −Ｐ型半導体層、（３） −・・Ｎ型半導体層
、（５）、（５′）、（５”’ ＞−バンプ電極、（６
）−・−第１の絶縁膜、（１０）・・−Ｐ型半導体層、
（１１）−Ｎ型半導体層、（１３）、（１３”）・−バ
ンプ電極、（１６） −第１の絶縁膜、（２２） −シ
ョート電極、（２３） −・第２の絶縁膜、（３１）−
・−ショート電極、（３２） −第２の絶縁膜、Ｉ−・
メッキ電流。
Claims (1)
- （１）Ｐ型半導体層の表層部に部分的に形成したＮ型半
導体層上にバンプ電極を形成する方法において、前記Ｐ
型、Ｎ型半導体層間のＰＮ接合を保護する第１の絶縁膜
上に両半導体層をショートするショート電極を形成する
工程、このショート電極を前記Ｎ型半導体層上のバンプ
電極形成予定部分を除き第２の絶縁膜で被覆する工程、
前記露出したショート電極にメッキ電流を流してバンプ
電極を形成する工程、前記ショート電極を選択的に除去
して前記両半導体層の電気的接続を解く工程とを含むこ
とを特徴とするバンプ電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125742A JPS614248A (ja) | 1984-06-19 | 1984-06-19 | バンプ電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125742A JPS614248A (ja) | 1984-06-19 | 1984-06-19 | バンプ電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS614248A true JPS614248A (ja) | 1986-01-10 |
Family
ID=14917665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125742A Pending JPS614248A (ja) | 1984-06-19 | 1984-06-19 | バンプ電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS614248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242861A (en) * | 1991-06-06 | 1993-09-07 | Nec Corporation | Method for manufacturing semiconductor device having a multilayer wiring structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5678141A (en) * | 1979-11-30 | 1981-06-26 | Hitachi Ltd | Method of forming electrode for semiconductor device |
| JPS5756951A (en) * | 1981-08-12 | 1982-04-05 | Hitachi Ltd | Manufacture of semiconductor element |
-
1984
- 1984-06-19 JP JP59125742A patent/JPS614248A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5678141A (en) * | 1979-11-30 | 1981-06-26 | Hitachi Ltd | Method of forming electrode for semiconductor device |
| JPS5756951A (en) * | 1981-08-12 | 1982-04-05 | Hitachi Ltd | Manufacture of semiconductor element |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242861A (en) * | 1991-06-06 | 1993-09-07 | Nec Corporation | Method for manufacturing semiconductor device having a multilayer wiring structure |
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