JPS6142644U - メモリ装置のメモリカ−ド実装チエツク回路 - Google Patents
メモリ装置のメモリカ−ド実装チエツク回路Info
- Publication number
- JPS6142644U JPS6142644U JP11032185U JP11032185U JPS6142644U JP S6142644 U JPS6142644 U JP S6142644U JP 11032185 U JP11032185 U JP 11032185U JP 11032185 U JP11032185 U JP 11032185U JP S6142644 U JPS6142644 U JP S6142644U
- Authority
- JP
- Japan
- Prior art keywords
- memory
- card
- memory device
- memory card
- selection signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図はアドレスオーバーのチェックの一従来例を示す
ブロック図、第２図ないし第４図は本発一明の実施例を
示すブロック図である。 図中、１はメモリカード、４はカード選択信号を作るア
ドレスデコーダ、５はタイミング作成回路、６はＮＡＮ
Ｄゲート、７はフリップフロップ、８（まＡＮＤ−ＯＲ
ゲート、１１．，１２，１３はカードピン、１４はイン
バータ、１５はオープンコレクタゲート（論理的にはイ
ンバータ）、１６はＮＡＮＤゲートである。
ブロック図、第２図ないし第４図は本発一明の実施例を
示すブロック図である。 図中、１はメモリカード、４はカード選択信号を作るア
ドレスデコーダ、５はタイミング作成回路、６はＮＡＮ
Ｄゲート、７はフリップフロップ、８（まＡＮＤ−ＯＲ
ゲート、１１．，１２，１３はカードピン、１４はイン
バータ、１５はオープンコレクタゲート（論理的にはイ
ンバータ）、１６はＮＡＮＤゲートである。
Claims (1)
- メモリ装置において、所定のメモリカード動作させるべ
く該メ・モリカードに送出される選択信号、を利用し負
論理でカードの片端のコネクタビンより入力させ、かつ
カード内で萌選択信号を分岐させカードの他端のコネク
タピンよりオープンコレクタゲートで負論理で出力奈せ
る様メモリカードを構成し、各々異なる選択信号を持つ
メモリカード間で該選択信号出力ピンをドットオア接続
し、メモリ装置動作時に該ドットオア接続線に選択信号
が発生していることをチェックすることを特徴とするメ
モリ装置のメモリカード実装チェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032185U JPS6142644U (ja) | 1985-07-18 | 1985-07-18 | メモリ装置のメモリカ−ド実装チエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032185U JPS6142644U (ja) | 1985-07-18 | 1985-07-18 | メモリ装置のメモリカ−ド実装チエツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142644U true JPS6142644U (ja) | 1986-03-19 |
| JPH0116193Y2 JPH0116193Y2 (ja) | 1989-05-12 |
Family
ID=30669445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11032185U Granted JPS6142644U (ja) | 1985-07-18 | 1985-07-18 | メモリ装置のメモリカ−ド実装チエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142644U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48111034U (ja) * | 1972-03-24 | 1973-12-20 |
-
1985
- 1985-07-18 JP JP11032185U patent/JPS6142644U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48111034U (ja) * | 1972-03-24 | 1973-12-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0116193Y2 (ja) | 1989-05-12 |
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