JPS6142799A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6142799A JPS6142799A JP59165857A JP16585784A JPS6142799A JP S6142799 A JPS6142799 A JP S6142799A JP 59165857 A JP59165857 A JP 59165857A JP 16585784 A JP16585784 A JP 16585784A JP S6142799 A JPS6142799 A JP S6142799A
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- Japan
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- spare
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、不良メモリセルの機能をスペアメモリセル
に代行させるための回路を有する半導体メモリ装置に関
するものである。
に代行させるための回路を有する半導体メモリ装置に関
するものである。
従来のこの種の装置としては、スペアのメモリセルを選
択する回路をプログラムするために、電気的にヒユーズ
を切断する方式のものと、レーザ光線で回路の一部を切
断する方式のものとがある。
択する回路をプログラムするために、電気的にヒユーズ
を切断する方式のものと、レーザ光線で回路の一部を切
断する方式のものとがある。
ここでは、従来方式の説明として、電気的にヒユーズを
切断する方式を採用したダイナミックＭＯ５ＲＡＭにつ
いて述べる。
切断する方式を採用したダイナミックＭＯ５ＲＡＭにつ
いて述べる。
第１図は簡単のために、このＲＡＭのメモリセル行の選
択のみに着目して描いた従来装置のブロック図である０
図において、１はアドレス信号Ｘｉの反転及び非反転信
号マｉ、ｘｉを出力するアドレスバッファ、２はプログ
ラム素子、３はＮ。
択のみに着目して描いた従来装置のブロック図である０
図において、１はアドレス信号Ｘｉの反転及び非反転信
号マｉ、ｘｉを出力するアドレスバッファ、２はプログ
ラム素子、３はＮ。
Ｒゲート、４は増幅器、Ｒはノーマルのメモリセル行（
以下ノーマル行と称す）、Ｓはスペアのメモリセル行（
以下スペア行と称す）、Ｔａ−Ｔｃ＆［’ＴＩはＮチャ
ネルエンハンスＭＯ３）ランジスタ、ＤＩはＮチャネル
デプレッションＭＯＳトランジスタ、Ｖｃｃｌ、Ｖｃｃ
２は電源電圧印加端子、Ｖｐｐ１は書き込み電圧印加端
子、Ｖｓ ｌは接地電圧印加端子、Ｆｌはヒユーズであ
る。また１ｏは上記Ｆｌ、Ｔ１．Ｄｉ、２．Ｔａ＝Ｔｃ
により構成されたスペアメモリセル行選択回路であり、
これは゛不良メモリセル行Ｒｂがアクセスされた時に、
スペア行Ｓを選択するようプログラムされるものであり
、その際不良メモリセル行Ｒｂを含む全メモリセル行Ｒ
は非選択とされるものである。
以下ノーマル行と称す）、Ｓはスペアのメモリセル行（
以下スペア行と称す）、Ｔａ−Ｔｃ＆［’ＴＩはＮチャ
ネルエンハンスＭＯ３）ランジスタ、ＤＩはＮチャネル
デプレッションＭＯＳトランジスタ、Ｖｃｃｌ、Ｖｃｃ
２は電源電圧印加端子、Ｖｐｐ１は書き込み電圧印加端
子、Ｖｓ ｌは接地電圧印加端子、Ｆｌはヒユーズであ
る。また１ｏは上記Ｆｌ、Ｔ１．Ｄｉ、２．Ｔａ＝Ｔｃ
により構成されたスペアメモリセル行選択回路であり、
これは゛不良メモリセル行Ｒｂがアクセスされた時に、
スペア行Ｓを選択するようプログラムされるものであり
、その際不良メモリセル行Ｒｂを含む全メモリセル行Ｒ
は非選択とされるものである。
また第２図は第１図のプログラム素子２ａ〜２Ｃの回路
構成を示し、図において、Ｔ２〜Ｔ６はＮチャネルエン
ハンスＭＯ８）ランジスタ、Ｄ３゜Ｄ４はＮチャネルデ
ジレフ９９フ スタ、１１はインバータ、Ｆ２はヒユーズ、Ｖｐ。
構成を示し、図において、Ｔ２〜Ｔ６はＮチャネルエン
ハンスＭＯ８）ランジスタ、Ｄ３゜Ｄ４はＮチャネルデ
ジレフ９９フ スタ、１１はインバータ、Ｆ２はヒユーズ、Ｖｐ。
Ｖｃｃ３は電源電圧印加端子、Ｖｐｐ２は書き込み電圧
印加端子、ｘｋ，ｘｋは反転，非反転の信号入力端子、
ｘｐｋは信号出力端子である。
印加端子、ｘｋ，ｘｋは反転，非反転の信号入力端子、
ｘｐｋは信号出力端子である。
第１図に示すＲＡＭにおいて、不良メモリセルがノーマ
ル行Ｒの中にない場合には、スペア行Ｓを用いる必要が
ないので、ヒユーズＦ１は切断しない．この時ＭＯ３Ｉ
ーランジスタＴ１はそのゲートに電圧Ｖｃｃ２が印加さ
れてＯＮ状態になるため、Ａ点の電圧レベルは常にＬレ
ベルになり、従ってスペア行Ｓは選択されない。ここで
ノーマル行Ｒａを選択するにはｘ１〜ｘｉ〜ｘｎをすべ
て０とすればよく、またノーマル行Ｒｃを選択するには
ｘ１〜ｘｌｘｘｎをすべて１とすればよい。
ル行Ｒの中にない場合には、スペア行Ｓを用いる必要が
ないので、ヒユーズＦ１は切断しない．この時ＭＯ３Ｉ
ーランジスタＴ１はそのゲートに電圧Ｖｃｃ２が印加さ
れてＯＮ状態になるため、Ａ点の電圧レベルは常にＬレ
ベルになり、従ってスペア行Ｓは選択されない。ここで
ノーマル行Ｒａを選択するにはｘ１〜ｘｉ〜ｘｎをすべ
て０とすればよく、またノーマル行Ｒｃを選択するには
ｘ１〜ｘｌｘｘｎをすべて１とすればよい。
一方、不良メモリセルがノーマル行Ｒ（Ｒａ。
・・・、Ｒｂ，・・・ＩＲＣ）中の、あるメモリセル行
Ｒｂに存在する場合には、スペア行Ｓをメモリセル行Ｒ
ｂの代りに用いる必要があるので、ヒユーズＦ１を切断
する．ヒユーズＦ１の切断は、ヒユーズＦ１の両端に高
電圧Ｖｐｐ１と接地電圧’Ｖｓｌを印加することによっ
て行う．この時ＭＯ５ＩーランジスタＴ１は、そのゲー
トに電圧が印加されないので、カットオフ状態となる．
ここで、不良メモリセル行Ｒｂを選択するための２進数
アドレス（ｘ ｌ， −、 ｘ ｌ， ＝， ｘｎ）が
（０． ・、 １． ・。
Ｒｂに存在する場合には、スペア行Ｓをメモリセル行Ｒ
ｂの代りに用いる必要があるので、ヒユーズＦ１を切断
する．ヒユーズＦ１の切断は、ヒユーズＦ１の両端に高
電圧Ｖｐｐ１と接地電圧’Ｖｓｌを印加することによっ
て行う．この時ＭＯ５ＩーランジスタＴ１は、そのゲー
トに電圧が印加されないので、カットオフ状態となる．
ここで、不良メモリセル行Ｒｂを選択するための２進数
アドレス（ｘ ｌ， −、 ｘ ｌ， ＝， ｘｎ）が
（０． ・、 １． ・。
０）であるとしたとき、ｘｋ−０ （ｋ−１， ・−。
ｎ）となる部分のプログラム素子２ａ，２ｃに対して、
第２図中のＦ２で示したヒユーズを、電圧Ｖ９ｐ２及び
Ｖｃｃ３を第２図に図示した部分に印加することによっ
て切断する。
第２図中のＦ２で示したヒユーズを、電圧Ｖ９ｐ２及び
Ｖｃｃ３を第２図に図示した部分に印加することによっ
て切断する。
この時、第２図中のヒユーズＦ２を切断すると点Ｂの電
圧レベルはＬレベルになるため、Ｘｐｋ−ｘｋとなり、
ヒユーズＦ２をそのままに残すと、点Ｂの？ｌｉ圧レ圧
用ベルレベルになるため、ｘｐｋ−ｘｋとなる。すなわ
ち、不良メモリセル行Ｒｂを選択するためのアドレス信
号（ｘｌ，・・・、ｘｉ。
圧レベルはＬレベルになるため、Ｘｐｋ−ｘｋとなり、
ヒユーズＦ２をそのままに残すと、点Ｂの？ｌｉ圧レ圧
用ベルレベルになるため、ｘｐｋ−ｘｋとなる。すなわ
ち、不良メモリセル行Ｒｂを選択するためのアドレス信
号（ｘｌ，・・・、ｘｉ。
・・・、ｘｎ）＝ （０，・・・、１，・・・、０）が
プログラム素子２に入力されると、プログラム素子２の
出力は、上述したようにｘｋｍＱとなる部分のプログラ
ム素子２ａ，２ｃのヒユーズＦ２がすべて切断されてい
れば、（ｘｐｌ，・・・ｒ Ｘｌ’ｌｌ ・・・ｘｐ
ｎ） −（０，・・・、０，・・・、０）となる、つま
り、ＭＯＳトランジスタＴａ，・・・、Ｔｂ，・・・、
Ｔｃは全てゲートにＬレベルが入力されるため、切断状
態になり、また上述したように、ＭＯＳ）ランジスタＴ
１も切断状態になっているため、点Ａの電圧レベルはＨ
レベルになる。なおこの点ＡがＨレベルになるのはノー
マル行Ｒｂがアクセスされた時のみである．そしてその
結果、ノーマル行Ｒの全てのＮＯＲ回路３ａ，・・・、
３ｃにはＨレベルが入力されるので、ノーマル行Ｒは選
択されず、スペア行Ｓが不良メモリセル行Ｒｂの代りに
選択される。
プログラム素子２に入力されると、プログラム素子２の
出力は、上述したようにｘｋｍＱとなる部分のプログラ
ム素子２ａ，２ｃのヒユーズＦ２がすべて切断されてい
れば、（ｘｐｌ，・・・ｒ Ｘｌ’ｌｌ ・・・ｘｐ
ｎ） −（０，・・・、０，・・・、０）となる、つま
り、ＭＯＳトランジスタＴａ，・・・、Ｔｂ，・・・、
Ｔｃは全てゲートにＬレベルが入力されるため、切断状
態になり、また上述したように、ＭＯＳ）ランジスタＴ
１も切断状態になっているため、点Ａの電圧レベルはＨ
レベルになる。なおこの点ＡがＨレベルになるのはノー
マル行Ｒｂがアクセスされた時のみである．そしてその
結果、ノーマル行Ｒの全てのＮＯＲ回路３ａ，・・・、
３ｃにはＨレベルが入力されるので、ノーマル行Ｒは選
択されず、スペア行Ｓが不良メモリセル行Ｒｂの代りに
選択される。
ところで、従来のスペア行選択回路にはポリシリコンの
ヒユーズが用いられており、一旦切断してもパシベーシ
ョン膜中に溶融したシリコンが再結晶して絶縁性が劣化
するという欠点がある．これを防止するために、ヒユー
ズ部分はバシベーシジン膜で覆わない構造のものがある
が、耐湿性などの信頼性の面で不良の原因になる恐れが
ある。
ヒユーズが用いられており、一旦切断してもパシベーシ
ョン膜中に溶融したシリコンが再結晶して絶縁性が劣化
するという欠点がある．これを防止するために、ヒユー
ズ部分はバシベーシジン膜で覆わない構造のものがある
が、耐湿性などの信頼性の面で不良の原因になる恐れが
ある。
また、これとは別に、レーザ光線で回路の一部を切断す
る方式があるが、電気的に切断する方式と同様゛、信頼
性の面に欠点がある。
る方式があるが、電気的に切断する方式と同様゛、信頼
性の面に欠点がある。
〔発明の４Ｒ要〕
この発明は−１−記のような従来のものの欠点を除去す
るためになされたもので、スペアのメモリセルを有する
半導体メモリ装置において、電気的ヒユーズを用いてス
ペアのメモリセルを選択する回路のかわりに、浮遊ゲー
トＭＯ３）ランジスタを用いた回路を使用することによ
って、経時劣化の少ない信頼性の優れた半導体メモリ装
置を提供することを目的としている。
るためになされたもので、スペアのメモリセルを有する
半導体メモリ装置において、電気的ヒユーズを用いてス
ペアのメモリセルを選択する回路のかわりに、浮遊ゲー
トＭＯ３）ランジスタを用いた回路を使用することによ
って、経時劣化の少ない信頼性の優れた半導体メモリ装
置を提供することを目的としている。
以下、この発明の一実施例を図について説明する。
第３図は、スペアのメモリセル行Ｓを有するダイナミッ
クＭＯ３ＲＡＭのメモリセル行の選択のみに着口して描
いた本発明の一実施例による半導体メモリ装置のブロッ
ク図である。図において、第１図と同一符号は同一のも
のを示し、ＭｌはＮチャネル浮遊ゲー）Ｍｏ３ （ｆｌ
ｏａｔｉｎｇ ｇａｔｅａｖａｌａｎｃｈｅ ｊｕｎｃ
ｔｉｏｎ Ｍｏ５ ；以下ＦＡＭＯ３と称す）トランジ
スタ、Ｄ２はＮチャネルデプレッションＭｏＳトランジ
スタ、Ｖｃｃ２．Ｖｃｃ４は電源電圧印加端子、Ｖｐｐ
３．Ｖｐｐ４は書き込み電圧印加端子、Ｖｓ ２は接地
電圧印加端子である。
クＭＯ３ＲＡＭのメモリセル行の選択のみに着口して描
いた本発明の一実施例による半導体メモリ装置のブロッ
ク図である。図において、第１図と同一符号は同一のも
のを示し、ＭｌはＮチャネル浮遊ゲー）Ｍｏ３ （ｆｌ
ｏａｔｉｎｇ ｇａｔｅａｖａｌａｎｃｈｅ ｊｕｎｃ
ｔｉｏｎ Ｍｏ５ ；以下ＦＡＭＯ３と称す）トランジ
スタ、Ｄ２はＮチャネルデプレッションＭｏＳトランジ
スタ、Ｖｃｃ２．Ｖｃｃ４は電源電圧印加端子、Ｖｐｐ
３．Ｖｐｐ４は書き込み電圧印加端子、Ｖｓ ２は接地
電圧印加端子である。
また、第４図はＦＡＭＯＳを用いたプログラム素子アレ
イ２を構成しているプログラム素子２ａ〜２Ｃの回路図
である。図において、Ｍ２はＮチャネルＦＡＭＯ３ｌ−
ランジスタ、Ｖｃｃ５は電源電圧印加端子、Ｖｐｐ５．
Ｖｐｐ６は書き込み電圧印加端子、Ｖｓ ３は接地電圧
印加端子である。
イ２を構成しているプログラム素子２ａ〜２Ｃの回路図
である。図において、Ｍ２はＮチャネルＦＡＭＯ３ｌ−
ランジスタ、Ｖｃｃ５は電源電圧印加端子、Ｖｐｐ５．
Ｖｐｐ６は書き込み電圧印加端子、Ｖｓ ３は接地電圧
印加端子である。
この発明が、上述した従来技術と異なる点は■ Ｍｏ３
）ランジスタＴ１のゲートの０Ｎ１０ＦＦを電気的ヒユ
ーズＦ１でなく、ＦＡＭＯＳ Ｍｌを用いて行う。
）ランジスタＴ１のゲートの０Ｎ１０ＦＦを電気的ヒユ
ーズＦ１でなく、ＦＡＭＯＳ Ｍｌを用いて行う。
■ プログラム素子の回路を構成するために、電気的ヒ
ユーズＦ２でなく、Ｆ ＡＭＯ３Ｍ２を用いている。
ユーズＦ２でなく、Ｆ ＡＭＯ３Ｍ２を用いている。
の２点であり、他の部分の構成及び動作は従来技術と同
一であるから、ここでは上記の、■についてだけ述べる
。
一であるから、ここでは上記の、■についてだけ述べる
。
第３図において、不良メモリセル行のない場合には、Ｆ
ＡＭＯＳ Ｍｌの書き込みを行わない。
ＡＭＯＳ Ｍｌの書き込みを行わない。
こうすると、通常動作時には０点がＨレベルになるため
、Ｍｏ３）ランジスタＴ１は常に導通状態になり、スペ
ア行の選択は行われない。
、Ｍｏ３）ランジスタＴ１は常に導通状態になり、スペ
ア行の選択は行われない。
一方、不良メモリセル行のある場合には、ＦＡＭＯＳ
Ｍｌの端子の電圧を、たとえばＶｐｐ４−２０Ｖ、Ｖ
ｐｐ３＝１１Ｖ、Ｖｓ ２＝ＯＶとすることによって
書き込みを行う。書き込みを行った結果、ＦＡＭＯＳ
Ｍｌのしきい値電圧は初期値１．５■であるのに対し
７Ｖ以上になる。従って、通常動作時に印加するゲート
電圧Ｖｃｃ４ （＝５Ｖ）では導通しない。このため、
通常動作時には点Ｃの電位はＬレベルとなり、ＭＯＳト
ランジスタＴ１は常に切断状態になるためスペア行Ｓを
選択することが可能になる。
Ｍｌの端子の電圧を、たとえばＶｐｐ４−２０Ｖ、Ｖ
ｐｐ３＝１１Ｖ、Ｖｓ ２＝ＯＶとすることによって
書き込みを行う。書き込みを行った結果、ＦＡＭＯＳ
Ｍｌのしきい値電圧は初期値１．５■であるのに対し
７Ｖ以上になる。従って、通常動作時に印加するゲート
電圧Ｖｃｃ４ （＝５Ｖ）では導通しない。このため、
通常動作時には点Ｃの電位はＬレベルとなり、ＭＯＳト
ランジスタＴ１は常に切断状態になるためスペア行Ｓを
選択することが可能になる。
次に、プログラム素子の回路について述べる。
第４図は第３図におけるプログラム素子２を表わす回路
図である。ここで第４図で示したプログラム素子２はミ
ＦＡＭＯ３Ｍ２のＯＮ１０ Ｆ Ｆに対して、 のように動作すれば、電気的ヒユーズを用いた従来のプ
ログラム素子と等測的な回路を構成できることになる。
図である。ここで第４図で示したプログラム素子２はミ
ＦＡＭＯ３Ｍ２のＯＮ１０ Ｆ Ｆに対して、 のように動作すれば、電気的ヒユーズを用いた従来のプ
ログラム素子と等測的な回路を構成できることになる。
第４図において、Ｖｐｐ５及びＶｐｐ６に高電圧を印加
した時、ＶｐをＨレベルに設定すれば、ＭＯＳトランジ
スタＴ５が導通状態になるため、ＦＡＭＯＳ Ｍ２の
ゲート電圧は、書き込み電圧に達しないので、書き込み
は行われない、一方、ＶｐをＬレベルにした場合は、Ｆ
ＡＭＯＳ Ｍ２のゲート電圧はＶｐｐ５とほぼ等しく
なるため、書き込みが行われ、ＦＡＭＯＳ Ｍ２は通
常動作時には切断状態となる。すなわち、高電圧Ｖｐｐ
５及びＶｐｐ６を印加した時、Ｖｐのレベルがしてある
かＨであるかによってＦＡＭＯＳ Ｍ２への書き込み
を制御することができる。
した時、ＶｐをＨレベルに設定すれば、ＭＯＳトランジ
スタＴ５が導通状態になるため、ＦＡＭＯＳ Ｍ２の
ゲート電圧は、書き込み電圧に達しないので、書き込み
は行われない、一方、ＶｐをＬレベルにした場合は、Ｆ
ＡＭＯＳ Ｍ２のゲート電圧はＶｐｐ５とほぼ等しく
なるため、書き込みが行われ、ＦＡＭＯＳ Ｍ２は通
常動作時には切断状態となる。すなわち、高電圧Ｖｐｐ
５及びＶｐｐ６を印加した時、Ｖｐのレベルがしてある
かＨであるかによってＦＡＭＯＳ Ｍ２への書き込み
を制御することができる。
ただし、第３図におけるＶｐｐ３．Ｖｐｐ４．Ｖｓ２及
び第４図におけるＶｐｐ５． ｖｌ）Ｉ）１３． Ｖｓ
３はＦＡＭＯＳ Ｍｌ及びＭ２の書き込み時に用い
るだけで通常動作時にはオープン状態にする。また、第
３図におけるＶＣＣ２，ＶＣＣ４＋及び第４図における
Ｖｃｃ３．Ｖｃｃ５はＦＡＭＯＳ Ｍｌ及びＭ２の書
き込み時にはオープン状態にし、通常動作時には電源電
圧を印加するものとする。
び第４図におけるＶｐｐ５． ｖｌ）Ｉ）１３． Ｖｓ
３はＦＡＭＯＳ Ｍｌ及びＭ２の書き込み時に用い
るだけで通常動作時にはオープン状態にする。また、第
３図におけるＶＣＣ２，ＶＣＣ４＋及び第４図における
Ｖｃｃ３．Ｖｃｃ５はＦＡＭＯＳ Ｍｌ及びＭ２の書
き込み時にはオープン状態にし、通常動作時には電源電
圧を印加するものとする。
第４図において、通常動作時、ＦＡＭＯＳ Ｍ２が導
通状態の時には点Ｂの電位はＨレベルになるため、ｘｐ
ｋ＝ｘｋとなり、ＦＡＭＯＳ Ｍ２が切断状態の時に
は、点Ｂの電位がＬレベルになるため、ｘｐｋ＝ｘｋと
なる。
通状態の時には点Ｂの電位はＨレベルになるため、ｘｐ
ｋ＝ｘｋとなり、ＦＡＭＯＳ Ｍ２が切断状態の時に
は、点Ｂの電位がＬレベルになるため、ｘｐｋ＝ｘｋと
なる。
すなわち、本実施例の構成によればＦＡＭＯＳを用いた
プログラム素子が実現し、これによりスペアのメモリセ
ル行の選択が可能になる。しかも従来のもののようにヒ
ユーズを用いていないので、信頼性の高いものが得られ
る効果がある。
プログラム素子が実現し、これによりスペアのメモリセ
ル行の選択が可能になる。しかも従来のもののようにヒ
ユーズを用いていないので、信頼性の高いものが得られ
る効果がある。
なお、上記実施例ではダイナミックＭＯ３ＲＡＭについ
てのみ述べたが、本発明がスペアのメモリセルを有する
メモリ一般に適用できることはいうまでもない。また、
スペアのメモリセル行が１つの場合について述べたが、
スペアのメモリセル行が複数個の場合にも通用できる。
てのみ述べたが、本発明がスペアのメモリセルを有する
メモリ一般に適用できることはいうまでもない。また、
スペアのメモリセル行が１つの場合について述べたが、
スペアのメモリセル行が複数個の場合にも通用できる。
また、スペアの行についてのみ述べたが、スペアの列に
ついても適用できる。
ついても適用できる。
また、他の実施例として点Ｃの電位を制御する回路を、
第５図のように構成してもよく、上記実施例と同様の効
果が得られる。なお第５図において、Ｔ７はＮチャネル
エンハンスＭＯＳトランジスタである。
第５図のように構成してもよく、上記実施例と同様の効
果が得られる。なお第５図において、Ｔ７はＮチャネル
エンハンスＭＯＳトランジスタである。
以上のように、この発明によれば、スペアのメモリセル
を有する半導体メモリ装置において、スペアのメモリセ
ルを選択するための回路に電気的ヒユーズよりも信頼性
の高いＦＡＭＯＳを用いるようにしたので、信頼性の高
いものが得られる効果がある。
を有する半導体メモリ装置において、スペアのメモリセ
ルを選択するための回路に電気的ヒユーズよりも信頼性
の高いＦＡＭＯＳを用いるようにしたので、信頼性の高
いものが得られる効果がある。
第１図は従来のスペアのメモリセル行を有するダイナミ
ックＭＯ５ＲＡＭのブロック図、第２図は第１図のプロ
グラム素子の回路図、第３図はこの発明の一実施例によ
る、スペアのメモリセル行を有する半導体メモリ装置の
ブロック図、第４図は第３図のプログラム素子の回路図
、第５図はこの発明の他の実施例を示すブロック図であ
る。 Ｍｌ、Ｍ２−ＦＡＭＯＳ、２．２ａ〜２ｃ・・・プログ
ラム素子、１０・・・スペアメモリセル行選択回路（ス
ペア選択回路）、Ｓ・・・スペアメモリセル行、Ｒ，Ｒ
ａ、Ｒｃ・・・ノーマル行、Ｒｂ・・・不良メモリセル
行。 なお図中同一符号は同−又は相当部分を示す。
ックＭＯ５ＲＡＭのブロック図、第２図は第１図のプロ
グラム素子の回路図、第３図はこの発明の一実施例によ
る、スペアのメモリセル行を有する半導体メモリ装置の
ブロック図、第４図は第３図のプログラム素子の回路図
、第５図はこの発明の他の実施例を示すブロック図であ
る。 Ｍｌ、Ｍ２−ＦＡＭＯＳ、２．２ａ〜２ｃ・・・プログ
ラム素子、１０・・・スペアメモリセル行選択回路（ス
ペア選択回路）、Ｓ・・・スペアメモリセル行、Ｒ，Ｒ
ａ、Ｒｃ・・・ノーマル行、Ｒｂ・・・不良メモリセル
行。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）不良メモリセルをスペアメモリセルに置き替える
ためのスペア選択回路をプログラムするためのプログラ
ム素子を備えた半導体メモリ装置において、上記プログ
ラム素子に浮遊ゲートＭＯＳトランジスタを用いたこと
を特徴とする半導体メモリ装置。 - （２）上記スペア選択回路は、不良メモリセルを含むメ
モリセル行がアクセスされた時にスペアメモリセル行を
選択するようにプログラムされるものであり、その際該
スペアメモリセル行を除く全メモリセル行は非選択とさ
れるものであることを特徴とする特許請求の範囲第１項
記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165857A JPS6142799A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165857A JPS6142799A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142799A true JPS6142799A (ja) | 1986-03-01 |
Family
ID=15820312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165857A Pending JPS6142799A (ja) | 1984-08-06 | 1984-08-06 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142799A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008096349A (ja) * | 2006-10-13 | 2008-04-24 | Tlv Co Ltd | 温度センサ |
| US12022595B2 (en) | 2020-06-26 | 2024-06-25 | Lg Electronics Inc. | Cooking appliance |
-
1984
- 1984-08-06 JP JP59165857A patent/JPS6142799A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008096349A (ja) * | 2006-10-13 | 2008-04-24 | Tlv Co Ltd | 温度センサ |
| US12022595B2 (en) | 2020-06-26 | 2024-06-25 | Lg Electronics Inc. | Cooking appliance |
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