JPS6143341A - 加算回路 - Google Patents
加算回路Info
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- JPS6143341A JPS6143341A JP59165263A JP16526384A JPS6143341A JP S6143341 A JPS6143341 A JP S6143341A JP 59165263 A JP59165263 A JP 59165263A JP 16526384 A JP16526384 A JP 16526384A JP S6143341 A JPS6143341 A JP S6143341A
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- Japan
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- signal
- group
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3896—Bit slicing
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明はデータ処理装置の演算部等で使用されるビット
スライス形加算回路に関する。
スライス形加算回路に関する。
（従来技術の説明）
ビットスライス形加算回路は２入力のデータ（複数ビッ
ト）および下位桁グループよりの桁上げ入力信号を入力
とし、加算結果および上位桁への桁上げ出力信号を生成
するよう設計されている。
ト）および下位桁グループよりの桁上げ入力信号を入力
とし、加算結果および上位桁への桁上げ出力信号を生成
するよう設計されている。
加算回路においては下位ビットの演算結果が上位ビット
へ影響を与える場合があるため、高性能を要求される演
算装置においては下位ビットからの影響をいかに速く上
位ビットへ伝播するかが重要である。このため先見桁上
げ方式、すなわちキャリー拳ルックＱアヘッド責Ｃａｒ
ｒｙ Ｌｏｏｋ−ａｈｅａｄ）方式が一般に用いられて
いる。
へ影響を与える場合があるため、高性能を要求される演
算装置においては下位ビットからの影響をいかに速く上
位ビットへ伝播するかが重要である。このため先見桁上
げ方式、すなわちキャリー拳ルックＱアヘッド責Ｃａｒ
ｒｙ Ｌｏｏｋ−ａｈｅａｄ）方式が一般に用いられて
いる。
キャリー・ルック・アヘッド方式とは、加算時間を短縮
するため桁上げ信号の通過素子段数を少なくすることに
よシ前記桁上げ信号の伝播時間を短縮する方式でアシ、
通常、複数ビットの加算回路をＭビット・のグループに
分け、各グループではＭビットの入力データのみから上
位グループへの桁上げの発生を示す信号（桁上げ発生信
号）と、下位グループからの桁上げがある場合にそれを
上位グループへ伝播することを示す信号（桁上げ伝播信
号）とを主成し、各グループで生成されたそれらの信号
と最下位ビットへの桁上げ入力信号とによシ各グループ
への桁上げ入力信号を生成している。
するため桁上げ信号の通過素子段数を少なくすることに
よシ前記桁上げ信号の伝播時間を短縮する方式でアシ、
通常、複数ビットの加算回路をＭビット・のグループに
分け、各グループではＭビットの入力データのみから上
位グループへの桁上げの発生を示す信号（桁上げ発生信
号）と、下位グループからの桁上げがある場合にそれを
上位グループへ伝播することを示す信号（桁上げ伝播信
号）とを主成し、各グループで生成されたそれらの信号
と最下位ビットへの桁上げ入力信号とによシ各グループ
への桁上げ入力信号を生成している。
このようなキャリー・ルック・アヘッド方式を採用した
従来のビットスライス形加算回路は、第１図に示すよ・
〉に加算数Ａと被加算数Ｂとのビット列に対して各ビッ
ト毎に２入力Ａｔ、Ｂｉが入力される入力段論理回路１
１と、入力段論理回路の出力Ｘｉ、Ｙｉおよび桁上げ入
力信号Ｃ／Ｎをうけ各ビット位置に対する桁上°げ信号
およびグループ全体の桁上げ発生信号Ｇおよび桁上げ伝
播信号Ｐを発生する桁上げ信号発生回路１２と、前記入
力段論理回路１１の出力Ｘ１と桁上げ信号発生回路１２
の出力Ｃｉ とをうけ和出力Ｓｉを生成する出力段論理
回路１３とから構成されている。ここでＸｉ、Ｙｉ、Ｃ
ｉ、Ｓｉ、ＰおよびＧは次に示されるような論理式に従
って生成される。
従来のビットスライス形加算回路は、第１図に示すよ・
〉に加算数Ａと被加算数Ｂとのビット列に対して各ビッ
ト毎に２入力Ａｔ、Ｂｉが入力される入力段論理回路１
１と、入力段論理回路の出力Ｘｉ、Ｙｉおよび桁上げ入
力信号Ｃ／Ｎをうけ各ビット位置に対する桁上°げ信号
およびグループ全体の桁上げ発生信号Ｇおよび桁上げ伝
播信号Ｐを発生する桁上げ信号発生回路１２と、前記入
力段論理回路１１の出力Ｘ１と桁上げ信号発生回路１２
の出力Ｃｉ とをうけ和出力Ｓｉを生成する出力段論理
回路１３とから構成されている。ここでＸｉ、Ｙｉ、Ｃ
ｉ、Ｓｉ、ＰおよびＧは次に示されるような論理式に従
って生成される。
Ｘｉ ＝Ａｉ（ｉ）Ｂｉ （ｉ＝ｏ山２・・・・・・
、Ｍ）Ｙｉ ＝Ａｉ−Ｂｉ Ｃｉ＋１＝Ｙｉ−）−Ｘｉ−Ｃｉ （但しＣｏ＝Ｃ
ＩＮ）Ｓｔ ＝ＸｉＱ＋Ｃｉ Ｐ ＝ＸＭＸＭ−ｚ −−−−−−ＸｚＸ。
、Ｍ）Ｙｉ ＝Ａｉ−Ｂｉ Ｃｉ＋１＝Ｙｉ−）−Ｘｉ−Ｃｉ （但しＣｏ＝Ｃ
ＩＮ）Ｓｔ ＝ＸｉＱ＋Ｃｉ Ｐ ＝ＸＭＸＭ−ｚ −−−−−−ＸｚＸ。
Ｇ ＝ＹＭ
−）−ＹＭ ＩＹＭ−ｓ
＋ＸＭ−ＹＭ−１−・−−−−Ｘｚ ・Ｙｚ＋ＸＭ−Ｙ
Ｍ−１−・−−−−ＸＳＩ−ＸＩ−ＹＯこのような加算
回路の例として、電流切換形回で実現された６ビットの
加算回路を第２図に示す。
Ｍ−１−・−−−−ＸＳＩ−ＸＩ−ＹＯこのような加算
回路の例として、電流切換形回で実現された６ビットの
加算回路を第２図に示す。
以下負論理を用いて説明する。第２図における入力段論
理回路の詳細は第３図に示されるように１個の２段縦形
電流切換形回路で構成されている。
理回路の詳細は第３図に示されるように１個の２段縦形
電流切換形回路で構成されている。
また桁上げ信号発生回路１２のＡＮＤ−ＯＲ回路は、例
えば第４図（ｊＬ） Ｋ示される部分は同図（ｂ）のよ
うにいわゆるコレクタ・ドツトを用いて実現されている
。さらに出力段論理回路１３のうち第５図（ａ）の部分
は同図（ｂ）に示すように１個の２段縦形？！流切換形
回路で構成されている。
えば第４図（ｊＬ） Ｋ示される部分は同図（ｂ）のよ
うにいわゆるコレクタ・ドツトを用いて実現されている
。さらに出力段論理回路１３のうち第５図（ａ）の部分
は同図（ｂ）に示すように１個の２段縦形？！流切換形
回路で構成されている。
ビットスライス形加算回路においてはグループのビット
数Ｍを大きくとることがグループ間の桁上げ信号の伝播
に有利であることは明らかであるが、グループ内回路に
おける信号の駆動能力、構成する基本回路の制約などが
あってビット数Ｍは制約を受ける。例えば第２図におけ
る信号Ｘｓ、Ｘｓの負荷は１３にもな９、さらに桁上げ
伝播信号Ｐを発生しているゲート１４のファン・イン数
は６にもなりている。このようにグループ内回路におい
て負荷の数およびゲートのファン・イン数が多くなるこ
とは、グループのビット数Ｍを大きくしてグループ間の
伝播遅延時間を少なくした効果を削減するという欠薫と
なる。
数Ｍを大きくとることがグループ間の桁上げ信号の伝播
に有利であることは明らかであるが、グループ内回路に
おける信号の駆動能力、構成する基本回路の制約などが
あってビット数Ｍは制約を受ける。例えば第２図におけ
る信号Ｘｓ、Ｘｓの負荷は１３にもな９、さらに桁上げ
伝播信号Ｐを発生しているゲート１４のファン・イン数
は６にもなりている。このようにグループ内回路におい
て負荷の数およびゲートのファン・イン数が多くなるこ
とは、グループのビット数Ｍを大きくしてグループ間の
伝播遅延時間を少なくした効果を削減するという欠薫と
なる。
（発明の目的）
本発明は、加算回路における入力段論理回路を２入力各
２ビットのデータを入力する回路構成とすることによシ
、グループ内回路における負荷数およびゲートのファン
・イン数を大きくしないでグループのビット数Ｍを大き
くし、従来の欠点を除去した加算回路を提供することを
目的とする。
２ビットのデータを入力する回路構成とすることによシ
、グループ内回路における負荷数およびゲートのファン
・イン数を大きくしないでグループのビット数Ｍを大き
くし、従来の欠点を除去した加算回路を提供することを
目的とする。
（発明の構成）
本発明の加算回路は、入力段論理回路群と入力段論理回
路群の出力および外部よりの桁上げ入力信号に接続され
た信号発生回路と、入力段論理回路および桁上げ信号発
生回路に接続された出力段論理回路とから構成される加
算回路で多りて、前記入力段論理回路は各々が２ビット
から成る２入力のデータ（Ａｚｎ＋ｘ、Ａｚｎ、Ｂｚｎ
＋１． Ｂ２１１）を入力しＧｚｎ＋１＝Ａ２ｎ＋Ｉ
Ｂ２ｎ＋ｘ −）−（Ａｇｎ＋ｘ■Ｂｚｎ＋ｉ ）Ａ２
ｎ ＢｚｎＰｚｈ＋１＝（Ａｚｎ＋ｘ Ｑ＋Ｂｚｎ＋ｘ
）（Ａｚｎ■Ｂｚｎ）Ｘｚｎ＋ｔ ＝Ａｚｎ＋ｘ ０Ｂ
ｉｎ＋ｔＸｚｎ ｗ人ｉｎ ＯＢ ２ｎ Ｙｉｎ ＝Ａ２ｎ ・Ｂ２ｎな る信号を発生することを特徴とする。
路群の出力および外部よりの桁上げ入力信号に接続され
た信号発生回路と、入力段論理回路および桁上げ信号発
生回路に接続された出力段論理回路とから構成される加
算回路で多りて、前記入力段論理回路は各々が２ビット
から成る２入力のデータ（Ａｚｎ＋ｘ、Ａｚｎ、Ｂｚｎ
＋１． Ｂ２１１）を入力しＧｚｎ＋１＝Ａ２ｎ＋Ｉ
Ｂ２ｎ＋ｘ −）−（Ａｇｎ＋ｘ■Ｂｚｎ＋ｉ ）Ａ２
ｎ ＢｚｎＰｚｈ＋１＝（Ａｚｎ＋ｘ Ｑ＋Ｂｚｎ＋ｘ
）（Ａｚｎ■Ｂｚｎ）Ｘｚｎ＋ｔ ＝Ａｚｎ＋ｘ ０Ｂ
ｉｎ＋ｔＸｚｎ ｗ人ｉｎ ＯＢ ２ｎ Ｙｉｎ ＝Ａ２ｎ ・Ｂ２ｎな る信号を発生することを特徴とする。
（実施例の説明）
次に本発明の一実施例について図面を参照して説明する
。第モ図は本発明の一実施例を示すブロック図であム参
照番号２１は入力段論理回路、参照番号２２は桁上げ信
号発生回路、参照番号２３は出力段論理回路でちる。本
発明・における各入力段論理回路は２入力データの各２
ビット毎に１個配置されておシ、Ｇｚｎ＋ｓ 、Ｐｚｎ
＋ｘ 、Ｘｚｎ＋ｌ、Ｙｚｎ、Ｘｚｎ なる５種類の信
号を発生している。桁上げ信号発生回路２２は入力段論
理回路の出力信号と外部よりの桁上げ入力信号ＣＩＮと
を入力し、グループ内の各ビット位置に対する桁上げ信
号Ｃｉ と、グループとしての桁上げ発生信号Ｇと、桁
上げ伝播信号Ｐとを生成している。また出力段論理回路
２３は入力段論理回路２１の出力Ｘｉおよび桁上げ信号
発生回路２２の出力Ｃｉを入力し、和出力Ｓｉを発生す
る。
。第モ図は本発明の一実施例を示すブロック図であム参
照番号２１は入力段論理回路、参照番号２２は桁上げ信
号発生回路、参照番号２３は出力段論理回路でちる。本
発明・における各入力段論理回路は２入力データの各２
ビット毎に１個配置されておシ、Ｇｚｎ＋ｓ 、Ｐｚｎ
＋ｘ 、Ｘｚｎ＋ｌ、Ｙｚｎ、Ｘｚｎ なる５種類の信
号を発生している。桁上げ信号発生回路２２は入力段論
理回路の出力信号と外部よりの桁上げ入力信号ＣＩＮと
を入力し、グループ内の各ビット位置に対する桁上げ信
号Ｃｉ と、グループとしての桁上げ発生信号Ｇと、桁
上げ伝播信号Ｐとを生成している。また出力段論理回路
２３は入力段論理回路２１の出力Ｘｉおよび桁上げ信号
発生回路２２の出力Ｃｉを入力し、和出力Ｓｉを発生す
る。
次に本発明の実施例を電流切換形回路を用いて実現した
８ビットの加算回路を第７図に示す。第７図における各
入力段論理回路は第８図に示すように４個の電流切段形
回路で構成されるが、入力から出力に到る通過素子段数
は従来技術による第３図の入力段論理回路と同じである
。第７図における参照番号２２は第２図における参照番
号１２に対応する桁上げ信号発生回路であり、参照番号
２３は第２図における参照番号１３と全く同じ出力段論
理回路である。桁上げ信号発生２２内で用いられている
ＡＮＤ−ＯＲ回路は、第４図で示しているようにコレク
タ・ドツト回路を用いて笑睨されている。
８ビットの加算回路を第７図に示す。第７図における各
入力段論理回路は第８図に示すように４個の電流切段形
回路で構成されるが、入力から出力に到る通過素子段数
は従来技術による第３図の入力段論理回路と同じである
。第７図における参照番号２２は第２図における参照番
号１２に対応する桁上げ信号発生回路であり、参照番号
２３は第２図における参照番号１３と全く同じ出力段論
理回路である。桁上げ信号発生２２内で用いられている
ＡＮＤ−ＯＲ回路は、第４図で示しているようにコレク
タ・ドツト回路を用いて笑睨されている。
第７図の８ビット〃目算回路におけるグループ内信号の
最大負荷は入力段論理回路２１の出力信号Ｐ３でその数
は１０でロシ、ゲートの最大ファンイン数はゲート２４
の５個であり、これらの数はいづれも第２図の６ビット
加算回路における数を下回っている。これはグループ内
における信号の伝播遅延時間が加算される入力データの
ビット数が増大しているにもかかわらず高速でゎること
を意味している。また第２図と同様に最大負荷数、ファ
ン・アウト数を許容するとすればグループ内で処理する
ピットの数をさらに増加することができる。グループ内
における処理ビット数を増加すればグループ間における
信号の伝播遅延時間、外付けのキャリー・ルックアヘッ
ド回路の段数を削減し、全体の処理時間を高速化できる
ことは明らかである。例えば第９図に示すように加算回
路３１と外付けのキャリー、・、・ルック・アヘッド回
路３２を接続した偏分、加算回路３１が従来技術による
第２図の６ビット加算回路であれば全体で２４ビットの
加算回路となるのに対して、本発明の実施例で示す第７
図の８ビット加算回路を用いれば全 Ｕ体で３２ビッ
トの加算回路を構成することができる。ここで外付けの
桁上げ回路３２の詳細は第１０図に示す通りである。第
１０図の外付は桁上げ回路の出力Ｐ、Ｇは、さらに大き
なグループにまとめるための桁上げ発生信号および桁上
げ伝播信号である。従来技術の６ビット加算回路を用い
て２５ビット以上の加算回路を構成するためには、複数
の外付はキャリー・ルック・アヘッド回路を経由して信
号が伝播することになりさらに性能が低下するので、本
発明の実施例が有利なことは明らかである。
最大負荷は入力段論理回路２１の出力信号Ｐ３でその数
は１０でロシ、ゲートの最大ファンイン数はゲート２４
の５個であり、これらの数はいづれも第２図の６ビット
加算回路における数を下回っている。これはグループ内
における信号の伝播遅延時間が加算される入力データの
ビット数が増大しているにもかかわらず高速でゎること
を意味している。また第２図と同様に最大負荷数、ファ
ン・アウト数を許容するとすればグループ内で処理する
ピットの数をさらに増加することができる。グループ内
における処理ビット数を増加すればグループ間における
信号の伝播遅延時間、外付けのキャリー・ルックアヘッ
ド回路の段数を削減し、全体の処理時間を高速化できる
ことは明らかである。例えば第９図に示すように加算回
路３１と外付けのキャリー、・、・ルック・アヘッド回
路３２を接続した偏分、加算回路３１が従来技術による
第２図の６ビット加算回路であれば全体で２４ビットの
加算回路となるのに対して、本発明の実施例で示す第７
図の８ビット加算回路を用いれば全 Ｕ体で３２ビッ
トの加算回路を構成することができる。ここで外付けの
桁上げ回路３２の詳細は第１０図に示す通りである。第
１０図の外付は桁上げ回路の出力Ｐ、Ｇは、さらに大き
なグループにまとめるための桁上げ発生信号および桁上
げ伝播信号である。従来技術の６ビット加算回路を用い
て２５ビット以上の加算回路を構成するためには、複数
の外付はキャリー・ルック・アヘッド回路を経由して信
号が伝播することになりさらに性能が低下するので、本
発明の実施例が有利なことは明らかである。
（発明の詳細な説明）
以上説明したように加算回路の入力段論理回路に２入力
各ピットのデータを入力する方式とすることによシ、グ
ループでの処理ビット数を増加させしかもグループ内の
信号伝播を高速できるとともに、グループ間信号の伝播
の高速化をはかることができるという効果がある。
各ピットのデータを入力する方式とすることによシ、グ
ループでの処理ビット数を増加させしかもグループ内の
信号伝播を高速できるとともに、グループ間信号の伝播
の高速化をはかることができるという効果がある。
Ｋ面の簡単な説明
第１図は従来技術の加算回路を示すブロック図、第２図
は電流切換形回路による従来技術の６ビット加算器の論
理回路図、第３図は第２図における入力段論理回路図、
第４図は第２図の桁上げ発生回路で用いられている（ａ
）ＡＮＤ−ＯＲ論理回路図とそのトランジスタ回路図、
第５図は第２図における（ａ）出力段論理回路図とその
トランジスタ回路図、第６図は本発明の実施例を示すブ
ロック図、第７図は電流切換形回路による本発明の８ビ
ット加算回路図、第８図は第７図における入力段論理回
路のトランジスタ回路図、第９区は外付はキャリー・ツ
ク・アヘッド回路の論理ブロック図でおる。
は電流切換形回路による従来技術の６ビット加算器の論
理回路図、第３図は第２図における入力段論理回路図、
第４図は第２図の桁上げ発生回路で用いられている（ａ
）ＡＮＤ−ＯＲ論理回路図とそのトランジスタ回路図、
第５図は第２図における（ａ）出力段論理回路図とその
トランジスタ回路図、第６図は本発明の実施例を示すブ
ロック図、第７図は電流切換形回路による本発明の８ビ
ット加算回路図、第８図は第７図における入力段論理回
路のトランジスタ回路図、第９区は外付はキャリー・ツ
ク・アヘッド回路の論理ブロック図でおる。
１１．２１・・・・・・入力段論理回路、１２．２２・
・・・・・桁上げ信号発生回路、１３．２３・・・・・
・出力段論理回路、１４．２４・・・・・・ゲート回路
、３１・・・・・・刀Ｉｌｌ′１に回路、３２・・・・
・・外付はキャリー・ルック・アヘッド回路。
・・・・・桁上げ信号発生回路、１３．２３・・・・・
・出力段論理回路、１４．２４・・・・・・ゲート回路
、３１・・・・・・刀Ｉｌｌ′１に回路、３２・・・・
・・外付はキャリー・ルック・アヘッド回路。
＄ １ 図
茅２ｍ！１
茅３図
＄４ 図
２ｊ二＝）Σ）−５ｉ＝ Ｘｉ■Ｃ２（ｃＬ）募 ｔ３
図 茶 乙 図 ＃ ７ 回
図 茶 乙 図 ＃ ７ 回
Claims (1)
- 【特許請求の範囲】 入力段論理回路群と、入力段論理回路群の出力および外
部よりの桁上げ入力信号をうける桁上げ信号発生回路と
、前記入力段論理回路および前記桁上げ信号発生回路に
結合された出力段論理回路とを含む加算回路であって、
前記入力段論理回路は各々が２ビットから成る２入力の
データ（Ａ＿２＿ｎ＿＋＿１、Ａ＿２＿ｎ、Ｂ＿２＿ｎ
＿＋＿１、Ｂ＿２＿ｎ）を入力し、Ｇ＿２＿ｎ＿＋＿１
＝Ａ＿２＿ｎ＿＋＿１Ｂ＿２＿ｎ＿＋＿１＋（Ａ＿２＿
ｎ＿＋＿１■Ｂ＿２＿ｎ＿＋＿１）Ａ＿２＿ｎＢ＿２＿
ｎＰ＿２＿ｎ＿＋＿１＝（Ａ＿２＿ｎ＿＋＿１■Ｂ＿２
＿ｎ＿＋＿１）（Ａ＿２＿ｎ＿■Ｂ＿２＿ｎ）Ｘ＿２＿
ｎ＿＋＿１＝Ａ＿２＿ｎ＿＋＿１■Ｂ＿２＿ｎ＿＋＿１
Ｘ＿２＿ｎ＝Ａ＿２＿ｎ■Ｂ＿２＿ｎ Ｙ＿２＿ｎ＝Ａ＿２＿ｎ・Ｂ＿２＿ｎ なる出力信号を発生することを特徴とする加算回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165263A JPS6143341A (ja) | 1984-08-07 | 1984-08-07 | 加算回路 |
| US06/763,117 US4764886A (en) | 1984-08-07 | 1985-08-07 | Bit slice - type arithmetic adder circuit using exclusive-or logic for use with a look-ahead circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165263A JPS6143341A (ja) | 1984-08-07 | 1984-08-07 | 加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143341A true JPS6143341A (ja) | 1986-03-01 |
| JPH0421889B2 JPH0421889B2 (ja) | 1992-04-14 |
Family
ID=15809004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165263A Granted JPS6143341A (ja) | 1984-08-07 | 1984-08-07 | 加算回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4764886A (ja) |
| JP (1) | JPS6143341A (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047974A (en) * | 1987-11-24 | 1991-09-10 | Harris Corporation | Cell based adder with tree structured carry, inverting logic and balanced loading |
| US4858168A (en) * | 1988-02-16 | 1989-08-15 | American Telephone And Telegraph Company | Carry look-ahead technique having a reduced number of logic levels |
| AU3289889A (en) * | 1988-02-29 | 1989-09-22 | Chopp Computer Corporation | Carry generation method and apparatus |
| US5122982A (en) * | 1988-02-29 | 1992-06-16 | Chopp Computer Corporation | Carry generation method and apparatus |
| US4982352A (en) * | 1988-06-17 | 1991-01-01 | Bipolar Integrated Technology, Inc. | Methods and apparatus for determining the absolute value of the difference between binary operands |
| US5166899A (en) * | 1990-07-18 | 1992-11-24 | Hewlett-Packard Company | Lookahead adder |
| JP2990791B2 (ja) * | 1990-11-20 | 1999-12-13 | ソニー株式会社 | コレクタドットアンド回路 |
| FR2693287B1 (fr) * | 1992-07-03 | 1994-09-09 | Sgs Thomson Microelectronics Sa | Procédé pour effectuer des calculs numériques, et unité arithmétique pour la mise en Óoeuvre de ce procédé. |
| US5278783A (en) * | 1992-10-30 | 1994-01-11 | Digital Equipment Corporation | Fast area-efficient multi-bit binary adder with low fan-out signals |
| US5497343A (en) * | 1993-08-05 | 1996-03-05 | Hyundai Electronics America | Reducing the number of carry-look-ahead adder stages in high-speed arithmetic units, structure and method |
| AU6951596A (en) * | 1995-08-28 | 1997-03-19 | Motorola, Inc. | Method and system for performing an l1 norm operation |
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