JPS6143737B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 発明の技術的分野 本発明は２進数変換、特に、相対的に大きい範
囲を持つ選択可能な２進数入力の各々に対して限
られた範囲の数から単一の代替２進数を与えるこ
とに係る。

先行技術 プログラム記憶式データ処理システムでは通常
２つのデータ処理システム制御方法が用いられ
る。１つはハードウエアの順序回路であり、他の
１つは連続するマイクロ命令を記憶してマイクロ
プログラムを構成する記憶素子から成る制御記憶
素子（CSE）を設計することである。両者はい
ずれも主記憶からCPUに転送された機械語命令
を解釈して命令のオペレーシヨン・コード部分の
コーデイングを決定し加算、減算、乗算等実行し
ようとする機能を決定する。CSEを用いる場合
は通常、オペレーシヨン・コードを利用して記憶
素子のアドレスを指定し、オペレーシヨン・コー
ドが要求する機能を実行するマイクロプログラム
の最初のマイクロ命令にアクセスする。

CSEの形態に関するすぐれた論議が“IEEE
Transaction On Computers、”Vol.C−23、
No.8、August1974、P817の論文
“Microprogramming：Perspective and
Status”に記載されている。CSEの１つの形態は
少なくとも２種類の記憶素子を含み、連続するマ
イクロ命令を記憶してマイクロプログラムを構成
するのに用いられる。２種類の記憶素子は読取専
用記憶（ROS）と書込可能制御記憶（WCS）で
ある。ROSはアドレス指定可能なマイクロ命令
を構成する２進ビツト・パターンから成り、デー
タ処理システムの動作中には決して変更されな
い。あるデータ処理システムでは、データ処理シ
ステム製造段階でROSの記憶素子の内容を固定
化する。ROSのもう１つの形態は必要に応じて
情報を記憶できる消去可能な記憶素子であるが、
一旦マイクロ命令が書込まれるとデータ処理動作
中に変更されることはない。これに対してWCS
は読取書込方式のアドレス指定可能な記憶素子
で、マイクロ命令を記憶素子に動的に記憶した後
は読取りまたはアクセスが可能であり、データ処
理動作中必要に応じて動的に変更可能である。前
記CSE構成の種類は米国特許第3478322号と第
3735363号に例示されている。

CSEを含む現代のデータ処理システムはま
た、システムが実行するプログラムおよびデータ
を記憶する主記憶とCPUを含む。また、全シス
テムに対する基本的制御を与えるプロセツサ・コ
ントローラまたはコンソールも含まれる。データ
処理システムに電源が入つたとき必要な情報をデ
ータ処理システムにロードするのはプロセツサ・
コントローラの機能である。

主記憶はシステムを動作するのに必要なマイク
ロプログラムのすべてを含む多数のシステム制御
データ・ブロツク用に予約された部分を有する。
主記憶の前記予約部分はシステムが実行するプロ
グラム命令によつてアドレス可能ではないが、本
来はマイクロ命令の制御を受けるCPUによつて
アドレス可能である。データ・プロセツサを初期
設定するため、プロセツサ・コントローラはすべ
てのマイクロコードと、システムに必要な他の制
御情報を、主記憶の予約部分に転送する。特別な
データ経路を利用することによつて、プロセツ
サ・コントローラは、ROSが読取書込方式の記
憶素子であればCSEのROSを含むCPU内の各種
のレジスタ、トリガ、または記憶アレイに予め特
定した情報を格納する能力を有する。この能力は
ROSが永久記憶素子である場合には必要としな
い。WCSが与えられる場合、WCSはプロセツ
サ・コントローラによつて初期設定されるか、ま
たは少なくともプロヤツサ・コントローラは
WCSで利用されるマイクロコードのすべてを主
記憶に格納する。

CSEのROSは通常、使用頻度の高いマイクロ
コードに対して使用される。ROSは構造的に密
度が高くかつ高速であるが、WCSと比較して高
価格である。データ処理システムの設計の進歩に
従つて、マイクロプログラムのすべてが頻繁な処
理機能を要求するものとして書込まれるようにな
り、ROS記憶素子はマイクロ命令の順序を与え
るのに必要な固定ビツト・パターンによつて製造
される。データ処理システム設計段階、または設
計完成後に、既に出来上つているROSのマイク
ロ命令にエラーがあることがしばしば発見され
る。データ処理システム全体の設計が完成し、マ
イクロ命令のエラーが修正された後で生じる
ROSのもう１つのエラーは、ROSのハードウエ
ア装置に発生する永久的な故障によるものであ
る。また、ROSに永久記憶されるマイクロコー
ドは最初、データ処理システム設計段階で実行さ
れる既知の特性、機能および命令による書込みに
よつて作られる。新規の特性、機能の変更、また
はROSのビツト・パターンの変更を必要とする
新たに定義されたプログラム命令は、長い期間と
高い経費を必要とする処理を必要とし、既に使用
中のシステムは容易に変更できない。

発明の要約 本発明の第一の目的はROSにおける欠陥マイ
クロ命令のアドレスに対して代替の主記憶アドレ
スを作る２進数置換装置を与えることである。主
記憶アドレスは、欠陥があるかもしれないROS
に記憶された相対的に大きい数のマイクロ命令に
必要とする代替のマイクロ命令として主記憶に取
つてある相対的に小さいアドレス区域の１つであ
る。

本発明は主記憶、CPU、プロセツサ・コント
ローラ、および制御記憶素子（CSE）を含む現
代のデータ処理システムにおいて利用される。
CSEはマイクロ命令の記憶として読取専用記憶
（ROS）と書込可能制御記憶（WCS）を含む。
ROSは予定数のアドレス指定可能なマイクロ命
令を有する。WCSは多くのデータ処理システム
の主記憶とCPUの間にある高速バツフアまたは
キヤツシユ記憶に似た機能を本質的に有する。す
なわち、WCSはマイクロコードに対して主記憶
に予約された領域に記憶可能な全マイクロ命令の
うちに少数のマイクロ命令を有する。WCSはマ
イクロ命令のグループをWCSに転送するため主
記憶にアクセスする場合に利用する主記憶アドレ
スを用いて、WCSにおけるマイクロ命令を識別
しかつその場所を示すためのアドレス・ダイレク
トリを含む完全な連想記憶である。WCSの容量
は限られているから、最近最も使用されない
（LRU）マイクロ命令を置換するアルゴリズムが
実行される。新しいマイクロ命令が主記憶から
WCSに転送されると置換アルゴリズムはマイク
ロ命令の新しいグループで置換されるWCSの部
分を識別する。必要に応じて、主記憶からWCS
に対するマイクロ命令グループの動的な転送は入
出力装置と主記憶の間のデータ転送に似ており、
“ページング”と呼ばれる。したがつて、前記の
方法でWCSを使用することはページ可能な制御
記憶（PCS）と名称を改めることが考えられる。

停止アレイと呼ばれる記憶素子はROSにおい
てアドレス指定可能な各々のマイクロ命令に関連
する単一のビツト位置を含む。ROSから読取ら
れた特定のマイクロ命令の動作でエラーがみつか
ると、保守担当者はプロセツサ・コントローラに
必要な情報を与えて停止アレイの関連ビツト位置
を２進の１に変化させる。停止アレイはROSに
アクセスするのに利用されるマイクロ命令のアド
レスと同じアドレスによつてアクセスされる。対
応するビツト位置が取出され２進の１が検出され
ると、欠陥マイクロ命令の実行は阻止される。

停止アレイからの停止信号に応答してROSの
欠陥マイクロ命令のアドレスは、本発明のアドレ
ス置換装置で利用され、欠陥マイクロ命令に代る
マイクロ命令の主記憶における位置をアドレス指
定する代替アドレスを与える。

本発明に従つて各々が８つの２進ビツトから成
る256のアドレス可能な場所を有する２つの容易
に使用可能な記憶アレイを与えることによりアド
レス置換装置の実効化と更新が容易に達成され
る。２つの記憶アレイはそれぞれROSマイクロ
命令のアドレスを表す入力２進数の第１と第２の
部分によつてアドレス指定される。代替アドレス
を必要とするのは停止アレイが示す欠陥マイクロ
命令のアドレスと一致するROSアドレスだけで
ある。ROSの欠陥マイクロ命令が保守担当者に
よつて決定されると、適合する主記憶アドレスが
決定され、そのアドレスの第１と第２の部分は入
力２進数によつて第１と第２の記憶アレイのアド
レス指定された場所に格納される。２つの記憶ア
レイのアドレス指定された場所が与える出力の組
合せによつてページ可能制御記憶のアドレス指定
装置で利用するのに必要な主記憶アドレスが作り
出される。

第１図は現代のデータ処理システムにおけるプ
ロセツサ・コントローラ２０、主記憶２１、およ
び制御記憶素子（CSE）の関係を示すブロツク
図である。CSEは本発明の理解に必要な部分だ
けが示されている。CSEは各サイクルで読取専
用制御記憶（ROS）２４またはページ可能制御
記憶（PCS）２５のいずれかから線２３に受取つ
たマイクロ命令を記憶する制御記憶データ・レジ
スタ（CSDR）２２を含む。

CSDR２２に記憶された各マイクロ命令はいく
つかの制御フイールド２６を含み、それらを解読
することによつてデータ処理システムにおけるデ
ータ・フロー、論理、および演算を制御する。
CSEを利用する現代の多くのデータ処理システ
ムでは、各マイクロ命令はまた次のマイクロ命令
を逐次アドレス指定するのに必要な情報を含む。
文献でしばしば“次アドレス（NA）”と引用され
る“次マイクロ命令”のアドレスはCSDR２２の
ビツト位置０−１３を含む。マイクロ命令を分岐
する能力を与えるため各マイクロ命令はまた分岐
制御フイールドＸ２７と分岐制御フイールドＹ２
８を含む。分岐制御フイールド２７と２８はデー
タ処理の特定のマシン状態を選択するためコード
化され、マイクロ命令分岐に対してコード化した
情報を与える。前記分岐機能は前記関連引用特許
２に詳細に開示されている。分岐情報は第１図の
線２９に現れ、ROS２４またはPCS２５のいず
れかからアドレス指定されアクセスされる４つの
マイクロ命令のうちの１つを選択し、線２３の選
択されたマイクロ命令をCSDR２２に転送する。

データ処理装置の一連のマイクロ命令を作成し
ているマイクロプログラマはCSDR２２の各マイ
クロ命令をコード化してROS２４またはPCS２
５のいずれかからアドレス指定しアクセスする能
力を有する。前記の選択はNAビツト位置０の状
態によつて行われる。２進“０”によつてNAビ
ツト位置の残りはアドレス解読３０で有効となり
ROS２４に対するアクセスとその読出しが行わ
れる。NAビツト位置の２進“１”によつてPCS
２５に関連するアドレス解読３１が動作可能にな
る。

NAビツト位置０が２進“０”を示す信号が線
３２で送られると、ゲート３３は有効となり、
NAビツト１−１３は線３４を通つてROS２４の
アドレス解読３０に転送される。NAビツト位置
０が２進“１”を示す信号が線３５で送られる
と、ゲート３６はイネーブルとなりNAビツト１
−１０は線３７を通つてページ可能アドレス・ダ
イレクトリ３８に転送される。線３５の信号はま
たゲート３９をイネーブルし、NAビツト１１−
１３は線４０を通つて転送され、PCS２５のアド
レス解読３１で利用するアドレスの一部分にな
る。PCS２５のアドレス解読３１で利用するアド
レスの残りはページ可能アドレス・ダイレクトリ
３８に関連するコード化装置４２から線４１で転
送される。

ページ可能アドレス・ダイレクトリ３８は
LRU装置４３によつて与えられる置換アルゴリ
ズムによつて正しく動作する。ページ可能アドレ
ス・ダイレクトリ３８、コード化装置４２、およ
びLRU装置４３の機能は前記関連引用特許３お
よび４に詳細に開示されている。

主記憶２１で区域４４は必要に応じてPCS２５
に転送されるマイクロコードに対して予約されて
いる。予約区域４４にはプロセツサ・コントロー
ラ２０からマイクロコードをロードする。ある量
のマイクロコードが主記憶２１からPCS２５に線
４５で転送されるたびに、主記憶２１はアドレス
解読装置４６によつてアドレス指定され、連続す
る５１２の８ビツト・バイト線４５でPCS２５に
転送する。512バイトは32マイクロ命令を与える
ように配列され、32マイクロ命令はマイクロコー
ドの“行”として識別される。

NAビツト１−１３の配列方法に従つてNAビツ
ト１１，１２および１３はXYの分岐機能によつ
て与えられる最後の２ビツトとともに、32マイク
ロ命令の行の中の個々のマイクロ命令を識別す
る。NAビツトの残りはセグメント内のセグメン
トと行の識別を与えるように配列される。すなわ
ち、NAビツト１−５はマイクロコードの32セグ
メントを識別可能であり、NAビツト６−１０は
マイクロコードの個々のセグメント内の32行を識
別可能である。NAビツト１−１３およびXY分岐
ビツトの前記アドレス指定能力は、予約区域４４
に記憶可能な32K（Ｋ＝1024）のマイクロ命令の
アドレス指定能力を与える。本発明の良好な実施
例で利用する能力は前記能力以下の能力である。
特に、ROS２４は8Kのマイクロ命令を永久記憶
するように設計されている。したがつて、アドレ
ス解読装置３０は13のNAビツトを受領中のよう
に示されているのに対して、NAビツト３−１３
だけがXY分岐選択とともに8Kのマイクロ命令の
中の１つにアクセスを与えることが要求される。

PCS２５は第１図に示すように配列され、32行
のマイクロコード、合計1Kのマイクロ命令を含
む。前記関連引用特許３と４における開示に従つ
て、ページ可能主記憶アドレスを指定する各々の
NAは線３５に示すようにページ可能アドレス・
ダイレクトリ３８における連想検索を開始し、
PCS２５のどの行がアドレス指定されているマイ
クロコード行を含んでいるかを決定する。求めて
いる行がPCS２５に格納されている場合、ページ
可能アドレス・ダイレクトリ３８における関連レ
ジスタの１つは突合せを表示しその一致はコード
化装置４２によつてコード化され、PCS２５にお
ける正しい行の選択に必要な５つのアドレス・ビ
ツトを線４１に供給する。NAビツト１１−１３
の残りは線４０でアドレス解読装置３１に転送さ
れ、４つのマイクロ命令の分岐グループを選択す
る。線２３でCSDR２２に転送される分岐グルー
プ中の特定のマイクロ命令はXY分岐解読２９に
よつて選択される。

NAビツト１−１０によつて識別されたページ
可能マイクロコード行がページ可能アドレス・ダ
イレクトリ３８において不一致の場合、不一致を
表す線４８の信号がゲート４９で有効となつて
NAビツト１−１０を線５０でアドレス解読装置
４６に転送し、要求されたマイクロコード行を含
む512バイトのPCS２５に対する転送を線４５で
開始する。LRU装置４３は前記関連引用特許４
における開示に従つて、マイクロコード行を受
領、格納するのに最近最も使用されないPCS２５
の行を選択する。LRU装置４３で選択された
PCS２５の行によつて次アドレス・ビツト１−１
０はページ可能アドレス・ダイレクトリ３８の関
連レジスタに格納される。

第２図は第１図で開示された装置のある部分を
含むブロツク図で同じ参照番号が使用されてい
る。現代のデータ処理システムにおけるCSEの
付加構造は第２図に示される。現アドレス・レジ
スタ５１はCSDR２２に対する転送のためマイク
ロ命令にアクセスするのに利用されるXY分岐ビ
ツトを含む完全なアドレスを記憶する。各マイク
ロ命令の次アドレス部分５２は第１図に示すアド
レス解読装置３０または３１に転送されるとき、
現アドレス・レジスタ５１に線５３で転送され
る。したがつて現アドレス・レジスタ５１は制御
フイールド２６が有効であるサイクルの間に
CSDR２２に転送、記憶される各マイクロ命令の
アドレスを保持する。第２図に示すもう１つのレ
ジスタは補助アドレス・レジスタ５４で、現代の
データ処理システムで利用され、CSEの順序付
けの間に線５５でいくつかの他のソースから制御
記憶アドレス情報を受領する。

CSEにおける第１サイクル制御記憶の概念を
開示する前記関連引用特許１に従つてCSEに対
する追加入力が第２図の記述に加えられている。
すなわち機械語命令実行の第１サイクルで機械語
命令のオペレーシヨン・コードが機械語命令実行
の第１サイクルに対してだけ利用される制御記憶
素子にアクセスするのに利用される。第２図図の
線５６で機械語命令のOP CODE部分を受領す
る。線５７の信号が機械語命令実行の第１サイク
ルを表すとき、ゲート５８はイネーブルとなり
OP CODEビツトを線５９で現アドレス・レジス
タ５１に転送する。したがつて、現アドレス・レ
ジスタ５１は第１サイクルでアクセスされたマイ
クロ命令がCSDR２２に記憶されるサイクルの間
に線５６に表されているOP CODEの表示を格納
する。

前に述べたように、いくつかの状況において第
１図のROSに前に書込まれて記憶されているマ
イクロコードの常態における順序の変更を必要と
する。前記の状況にはマイクロ命令の永久エラー
検出の場合、個々のマイクロ命令は正しいがデー
タ処理システムにおける別のハードウエアに修正
を要するエラー状態を生じた場合、第１サイクル
制御記憶からアクセスしたマイクロ命令に欠陥が
ある場合、またはデータ処理システムが本来は実
行するように設計されていなかつた機械語命令の
OP CODEに応答することを要求される場合を含
む。前記の状況のすべてにおいて、CSDR２２に
転送されたマイクロ命令が正常に機能することを
禁止し、第１図のPCS２５からアクセスされるマ
イクロ命令に置換えることが本発明の主要な目的
である。

前記の目的を達成する本発明の装置には第１サ
イクル停止アレイ６０、ROS停止アレイ６１、
およびアドレス置換装置６２を含む。アレイ６０
および６１の各々はエラー状態を作り出す可能性
のある各マイクロ命令に対する単一ビツト記憶場
所を有する。線５６で受領したOP CODEが標準
である８ビツトの場所を有する場合、第１サイク
ル停止アレイ６０は256ビツトの記憶場所を有す
る。本発明の良好な実施例においてROS２４は
8Kのマイクロ命令を記憶し、したがつてROS停
止アレイ６１は8Kビツトの記憶場所から成る。

第１サイクル停止アレイ６０またはROS停止
アレイ６１のいずれかがアクセスされるとき、線
５９のOP CODE、またはROS２４のアドレスを
示す信号線３２によつてゲートされる線６３の次
アドレス部分５２によつて、アクセスされたビツ
ト記憶位置の２進“１”はエラー状態を示す停止
信号を線４６に与え、第１サイクル制御記憶また
は第１図のROS２４のどちらかからアクセスさ
れたマイクロ命令の制御フイールド２６の動作を
線６５で禁止する。

第１図のプロセツサ・コントローラ２０はデー
タ処理システムの初期設定の間に利用され、第１
サイクル停止アレイ６０またはROS停止アレイ
６１に２進“１”および２進“０”の正しいパタ
ーンを与える。この情報は保守担当者によつて作
り出され、初期設定のプロセスの間に線６６，６
７、および６８で前記アレイに入力される。マイ
クロ命令実行を変更する必要が生じると、正しい
ビツト・パターンが停止アレイの記憶に対し、禁
止しようとするマイクロ命令に関連するアドレス
で保守担当者によつて作り出される。

停止が信号線６４で示されると、代替のマイク
ロ命令がアクセスされることになつているマイク
ロ命令の現アドレス・レジスタ５１に記憶されて
いるアドレスはゲート７０を通つて線６９でアド
レス置換装置６２に転送される。アドレス置換装
置６２は現アドレス・レジスタ５１に記憶されて
いるアドレスを主記憶アドレスに変換し、線７１
で補助アドレス・レジスタ５４に転送する。アド
レス変換プロセスの一部として、７２で２進
“０”として示す現アドレス・レジスタ５１のビ
ツト位置０は、補助アドレス・レジスタ５４の７
３で示す２進“１”に変換される。その後、補助
アドレス・レジスタ５４に記憶されたアドレス−
主記憶アドレス−は線７４でページ可能アドレ
ス・ダイレクトリ３８に転送され、第１図に関連
して述べたようにPCS２５の正規のアクセス機能
を開始する。

第１図のプロセツサ・コントローラ２０は線６
６と７５に情報を入手するのに利用され、初期設
定のプロセスの間に、欠陥マイクロ命令に取つて
代るマイクロ命令のアドレス−第１図の主記憶に
ある−を与える。現アドレス・レジスタ５１にお
いて欠陥マイクロ命令のアドレスに関連のある線
７５の主記憶アドレスは、アドレス置換装置６２
に記憶された後は、前記欠陥マイクロ命令のアド
レスが利用されるときはいつも線７１で生成され
る。

第３図は代替マイクロ命令に対する主記憶アド
レスを第２図のアドレス置換装置６２の入力とし
て作り出すいくつかの代りの方法を示す。１つの
方法は8Kの記憶パツチ区域７７を作り出す関連
主記憶アドレスを与えるのに8KのROS７６の各
アドレスを必要とする。前記の方法で第２図のア
ドレス置換装置６２に対する唯一の要求は、現ア
ドレス・レジスタ５１のアドレス位置７２の２進
“０”を補助アドレス・レジスタ５４の２進
“１”に変換することである。この方法ではアド
レス置換装置６２は非常に簡単なものとなるが、
主記憶のアドレス空間は極めて無駄が多く、主記
憶に8Kのマイクロ命令アドレスを恒常的に予約
しておかなければならない。

第３図に示すもう１つの方法では、次アドレス
（NA）ビツト５３を利用して8Kのアドレス置換
表７８をアドレス指定する。すなわち、8KROS
の各アドレスは、個々のアドレスが欠陥マイクロ
命令に対するアクセスを与える場合にのみ、アド
レス置換表７８にアドレス指定可能な項目を有す
る。したがつて、第２図のアドレス置換装置６２
は欠陥マイクロ命令を検出するだけでなく、７９
に示すようにROSの各々の欠陥場所に対して主
記憶に１つの場所だけを予約する能力を与える。
比較的高価なアドレス置換表７８を含むことによ
つて、代替マイクロ命令に極めて僅かの空間を割
振るだけで主記憶２１で多大の圧縮が実現可能と
なる。

第２図のアドレス置換装置６２に対する良好な
結果が第３図の８０と８１に表されている。
8KROSのアドレス空間８０は記憶パツチ区域８
１に圧縮される。これは代替マイクロ命令に対し
て予約を必要とする主記憶の量と、第２図のアド
レス置換装置６２によつて実行されるアドレス変
換の経費と効率の間の妥協の産物である。図示さ
れているように、8KROSアドレス８０は0000−
FFFF（各々の場所は４つの２進ビツトから成る
16進数を表す）の範囲を示し、記憶パツチ区域８
１は主記憶アドレスF800−FFFFの範囲で合計
2Kのマイクロ命令アドレスを示す。16進表示は
広く普及しているが、16進数を表す４つの２進ビ
ツトの個々の表示を第５図に示す。

第４図は本発明のアドレス置換装置６２で、第
２図に示す現アドレス・レジスタ５１と補助アド
レス・レジスタ５４の間に位置する。アドレス置
換装置６２は第１変換アレイ８２と第２変換アレ
イ８３から成る。変換されるアドレスのフオーマ
ツトは８４に示す第１サイクルのフオーマツトま
たは８５に示す任意のROSアドレスを含む。第
１サイクルのマイクロ命令のアドレスはビツト位
置４−１１に８ビツトのOP CODEを含む。ま
た、84のビツト位置１２のモード・ビツトは、例
えば２つの異なる命令セツトを有するデータ処理
システムにおけるOP CODEの存在を表す。８４
の残りのビツト位置は２進“０”である。８５の
ビツト位置３−１５でROSのアドレス範囲０−
８Ｋを表す。ビツト位置０−２はすべて２進
“０”で、ROSのアドレスを表す。

変換されたアドレスは第１と第２の変換アレイ
８２と８３から補助アドレス・レジスタ５４に挿
入される。ビツト位置０−２は、レジスタ５１で
ROSアドレスを表し、主記憶のページ可能アド
レスを表すのに２進“１”に変換され、第１図の
PCS２５のアクセス装置で利用される接頭値を含
む。

主記憶アドレスの圧縮は第１変換アレイ８２と
第２変換アレイ８３によつて行われる。２つのア
レイはそれぞれ現アドレス・レジスタ５１のアド
レス情報の第１と第２の部分を利用してアドレス
指定される。すなわち、第１変換アレイ８２はビ
ツト位置３−９によつてアドレス指定され、第２
変換アレイ８３はビツト１０−１５によつてアド
レス指定される。アレイ８２と８３の各々のアド
レス指定された位置は、保守担当者が決定しプロ
セツサ・コントローラ２０から受領した正しい主
記憶アドレスを与えられる。第１変換アレイ８２
の出力はビツト位置３−９で代替アドレスを与
え、第２変換アレイ８３の出力はビツト位置１０
−１５で代替アドレス情報を与える。補助アドレ
ス・レジスタ５４に与えられた代替アドレスは線
７４で転送され、第２図に示すページ可能アドレ
ス・ダイレククトリにアクセスする。

第５図では、誤動作が個々のROSアドレスで
見つかつたとき保守担当者によつて決定され、第
４図の第１変換アレイ８２と第２変換アレイ８３
に記憶される情報にかかわる理論が説明される。
第５図の左、表題“現アドレス”の下に、16進表
示の０−Ｆの16のROSアドレスの例を示す。
ROSアドレスの指定はすべてが２進“０”の左
側のビツト位置で示す。アドレス“２”、“９”お
よび“Ｄ”の欠陥マイクロ命令動作は星印で示さ
れる。表題“ページ可能アドレス、非圧縮の場
合”の下に、最上位の２進ビツト位置だけが変更
されるアドレス変換方法は16の主記憶アドレスを
代替マイクロ命令のために取つておかなければな
らないことを示す。第５図の右は表題“圧縮の場
合”の下に、第１変換アレイ８２と第２変換アレ
イ８３によつて、代替マイクロ命令のために取つ
ておかなければならない主記憶のアドレス数が圧
縮されることを表す。

第５図で示すように、第１変換アレイ８２は現
アドレスの最初の２ビツトでアドレス指定され、
第２変換アレイ８３は次の２ビツトでアドレス指
定される。

アドレス数“２”で示すエラー状態によつて変
換アレイ８２と８３は図のようにアドレス指定さ
れ、変換されたアドレス出力として16進“０”を
与える。次の欠陥アドレスはアドレス“９”に示
される。第１と第２のアレイ８２と８３は保守担
当者によつて変換アドレスを与えられ、16進出力
“１”を生じる。

アドレス“Ｄ”で第３の欠陥マイクロ命令が見
つかつた時、保守担当者が与える変換アドレス情
報は、変換アレイ８２と８３が欠陥アドレス
“９”でアクセスされた時に与えられる出力と区
別される出力を与えなければならない。第１変換
アレイ８２は１つしかない変換アドレスを作り出
すのに必要な情報を与えられる。これは最初の２
つのアドレス・ビツトによつてアドレス指定され
た第１変換アレイ８２における場所を変更して
“01”の出力を与えることによつて行われる。そ
の後、変換アレイ８２と８３によつて与えられる
変換アドレスによつて、ROSの欠陥アドレス
“Ｄ”に対して16進“５”のページ可能アドレス
を生じる。

第４図に従つて動作するアドレス置換装置６２
は独特な主記憶アドレスの変換と圧縮を効率よく
かつ安い経費で達成している。これは8Kアドレ
スのサブセツトのみが代替マイクロ命令を必要と
するという認識に負うものであつた。16ビツトの
出力を与える8K変換表によつて変換アレイ８２
と８３のサイズおよび価格の大幅な減少は極めて
明白である。アレイ８２と８３はそれぞれ容易に
入手できる低価格の256×８メモリ・チツプであ
り、実際に置換を必要とするマイクロ命令数に対
して十分な変換能力を与える。

【図面の簡単な説明】

第１図は制御記憶素子（CSE）の主要構成要
素を示すブロツク図である。第２図は第１図のあ
る部分に対する本発明の付加とその関係を示すブ
ロツク図である。第３図は本発明のアドレス置換
装置を利用した主記憶アドレス圧縮を表すもので
ある。第４図は本発明のアドレス置換装置のブロ
ツク図である。第５図は本発明のアドレス置換装
置から生じる主記憶アドレス圧縮の理論説明を表
す図表である。 ２０……プロセツサ・コントローラ、２１……
主記憶、２２……制御記憶データ・レジスタ、２
４……読取専用制御記憶、２５……ページ可能制
御記憶、３０，３１，４６……アドレス解読装
置、３８……ページ可能アドレス・ダイレクト
リ、４２……コード化装置、４３……LRU装
置、６２……アドレス置換装置。

Claims (1)

【特許請求の範囲】
1. １ 複数のビツトで構成された入力２進数の所定
   の上位部分を受け取る第１変換アレイと、前記入
   力２進数の所定の下位部分を受け取る第２変換ア
   レイと、より成り、前記第１変換アレイからの出
   力及び前記第２変換アレイからの出力で表わされ
   る出力２進数の範囲を圧縮するようにしたことを
   特徴とする２進数置換装置。