JPS6144352B2 - - Google Patents
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- JPS6144352B2 JPS6144352B2 JP56071614A JP7161481A JPS6144352B2 JP S6144352 B2 JPS6144352 B2 JP S6144352B2 JP 56071614 A JP56071614 A JP 56071614A JP 7161481 A JP7161481 A JP 7161481A JP S6144352 B2 JPS6144352 B2 JP S6144352B2
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- processor
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- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
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- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置、特に読み書き可能か
つ一部処理機構を含むメモリを共用するマルチプ
ロセツサ構成のデータ処理装置に関する。
つ一部処理機構を含むメモリを共用するマルチプ
ロセツサ構成のデータ処理装置に関する。
近年の集積回路技術の顕著な進展は、データ処
理装置に対する継続的な高性能化要求に対して多
面的に応えつゝあるが、メモリアクセス機構につ
いてはよりインテリジエツト化、またメモリ内に
あつては一部処理機能の多入化をもたらしてい
る。
理装置に対する継続的な高性能化要求に対して多
面的に応えつゝあるが、メモリアクセス機構につ
いてはよりインテリジエツト化、またメモリ内に
あつては一部処理機能の多入化をもたらしてい
る。
しかし、これらの高性能化要求は一方では装置
の煩雑さを招き、プロセツサとメモリとの障害の
切分けを困難化し、信頼性保証上の問題を投げか
けている。
の煩雑さを招き、プロセツサとメモリとの障害の
切分けを困難化し、信頼性保証上の問題を投げか
けている。
さらに、システムのスループツト向上を目的と
した前記メモリを共用するマルチプロセツサ構成
が採用されるデータ処理装置においては、メモリ
インタフエース部がいつそう煩雑になり、前記問
題を増長させている。
した前記メモリを共用するマルチプロセツサ構成
が採用されるデータ処理装置においては、メモリ
インタフエース部がいつそう煩雑になり、前記問
題を増長させている。
従来のこの種データ処理装置の一つは、プロセ
ツサ内のメモリアクセス機構の試験・診断にあた
つて、メモリの一部をテスト用に確保して使用
し、プロセツサ側をまず試験・診断し、次にこの
ようにして試験・診断されたプロセツサを使用し
てメモリを試験・診断している。
ツサ内のメモリアクセス機構の試験・診断にあた
つて、メモリの一部をテスト用に確保して使用
し、プロセツサ側をまず試験・診断し、次にこの
ようにして試験・診断されたプロセツサを使用し
てメモリを試験・診断している。
このようなデータ処理装置においては、メモリ
アクセス機構の試験・診断にあたつて使用される
メモリの一部は正常であるとの前提を設定してい
るが、前述のような高性能化の結果として、メモ
リは本来の機能である読み書き機能に対して処理
機能の付加率が高くなつていると、メモリの一部
といえどもこの処理機能回路を経由した読み書き
動作が行われるため、前記前提は保証されなくな
る。
アクセス機構の試験・診断にあたつて使用される
メモリの一部は正常であるとの前提を設定してい
るが、前述のような高性能化の結果として、メモ
リは本来の機能である読み書き機能に対して処理
機能の付加率が高くなつていると、メモリの一部
といえどもこの処理機能回路を経由した読み書き
動作が行われるため、前記前提は保証されなくな
る。
何故ならば、前記メモリにとり込まれた処理機
能は、読み書き動作の試験を主目的とした汎用の
試験機では、よく試験し得ないからである。
能は、読み書き動作の試験を主目的とした汎用の
試験機では、よく試験し得ないからである。
また従来のこの種データ処理装置の他の一つ
は、プロセツサ内のメモリアクセス機構の試験・
診断にあたつて、メモリは使用せずプロセツサ内
でメモリアクセス要求を折り返し、テストしてい
る。
は、プロセツサ内のメモリアクセス機構の試験・
診断にあたつて、メモリは使用せずプロセツサ内
でメモリアクセス要求を折り返し、テストしてい
る。
このようなデータ処理装置においては、メモリ
インタフエース部のテストはできず、またプロセ
ツサ内に折返しアクセス機構という金物を持ち込
むことになる。
インタフエース部のテストはできず、またプロセ
ツサ内に折返しアクセス機構という金物を持ち込
むことになる。
したがつて、従来構成のデータ処理装置は、プ
ロセツサとメモリとの障害の切分けが困難である
という第１の欠点がある。
ロセツサとメモリとの障害の切分けが困難である
という第１の欠点がある。
さらに、前述のようなマルチプロセツサ構成の
データ処理装置において、障害を発生し、データ
処理装置から切り離して修復されたプロセツサを
データ処理装置に組み込む際、メモリアクセス機
構が真に修復されていないときには、他の正常に
動作しているプロセツサ系を乱してしまうという
第２の欠点がある。
データ処理装置において、障害を発生し、データ
処理装置から切り離して修復されたプロセツサを
データ処理装置に組み込む際、メモリアクセス機
構が真に修復されていないときには、他の正常に
動作しているプロセツサ系を乱してしまうという
第２の欠点がある。
第１の欠点を排除するため、メモリと同様な対
プロセツサインタフエース線を共用しこの線上の
信号に基いて読み書き動作を行い処理機構は含ま
ない少複数番地の擬似メモリを配備し、メモリア
クセス機構のテスト時にはこの擬似メモリを使用
するようにしたデータ処理装置が提案されてい
る。
プロセツサインタフエース線を共用しこの線上の
信号に基いて読み書き動作を行い処理機構は含ま
ない少複数番地の擬似メモリを配備し、メモリア
クセス機構のテスト時にはこの擬似メモリを使用
するようにしたデータ処理装置が提案されてい
る。
第２の欠点を排除するためにはこのような擬似
メモリをプロセツサの台数分でけ配備する方法は
容易に考えつくが、これでは銭物量が多くなつて
しまう。
メモリをプロセツサの台数分でけ配備する方法は
容易に考えつくが、これでは銭物量が多くなつて
しまう。
本発明の目的は、少量の金物の追加により、前
述の第１および第２の欠点を排除し、障害系プロ
セツサのテストをメモリから分断して行うことの
でできるデータ処理装置を提供することにある。
述の第１および第２の欠点を排除し、障害系プロ
セツサのテストをメモリから分断して行うことの
でできるデータ処理装置を提供することにある。
本発明の装置は、読み書き可能かつ一部処理機
構を含むメモリを共用するマルチプロセツサ構成
のデータ処理装置において、前記メモリの対前記
プロセツサインタフエース線を共用しこの線上の
信号に基いて読み書き動作を行い前記処理機構は
含まない少複数番地の擬似メモリ、前記インタフ
エース線上の信号のうちの命令を解読して前記擬
似メモリに対して読み書き動作を指示する命令解
読回路、前記各プロセツサからの指令によりセツ
トされるプロセツサ対応の指示フリツプフロツプ
群、前記プロセツサから前記メモリへのアクセス
要求があると対応する前記指示フリツプフロツプ
のリセツト・セツトの別に対応して前記メモリへ
のアクセス許否を決め前記擬似メモリへのアクセ
ス要求信号の発信・停信を行うメモリアクセス管
理回路、前記擬似メモリへのアクセス要求信号に
応答して前記擬似メモリの読み書き動作に必要な
タイミングを発生して前記擬似メモリに供給する
タイミング回路および前記擬似メモリへのアクセ
ス要求信号に応答して前記メモリと前記擬似メモ
リとの各読出しパスを切り換える読出しデータ切
換回路および前記メモリアクセス管理回路が出力
するアドレス選択信号に基づいて前記各プロセツ
サからのコマンド・メモリアクセスアドレスと書
込みデータを各各切り換えるアクセス切換回路、
アドレス切換回路と書込みデータ切換回路と有
し、前記指示フリツプフロツプをセツトすること
により対応するプロセツサには前記擬似メモリを
使用させながらリセツト状態の指示フリツプフロ
ツプに対応するプロセツサには前記メモリを使用
させ得るようにしたことを特徴とする。
構を含むメモリを共用するマルチプロセツサ構成
のデータ処理装置において、前記メモリの対前記
プロセツサインタフエース線を共用しこの線上の
信号に基いて読み書き動作を行い前記処理機構は
含まない少複数番地の擬似メモリ、前記インタフ
エース線上の信号のうちの命令を解読して前記擬
似メモリに対して読み書き動作を指示する命令解
読回路、前記各プロセツサからの指令によりセツ
トされるプロセツサ対応の指示フリツプフロツプ
群、前記プロセツサから前記メモリへのアクセス
要求があると対応する前記指示フリツプフロツプ
のリセツト・セツトの別に対応して前記メモリへ
のアクセス許否を決め前記擬似メモリへのアクセ
ス要求信号の発信・停信を行うメモリアクセス管
理回路、前記擬似メモリへのアクセス要求信号に
応答して前記擬似メモリの読み書き動作に必要な
タイミングを発生して前記擬似メモリに供給する
タイミング回路および前記擬似メモリへのアクセ
ス要求信号に応答して前記メモリと前記擬似メモ
リとの各読出しパスを切り換える読出しデータ切
換回路および前記メモリアクセス管理回路が出力
するアドレス選択信号に基づいて前記各プロセツ
サからのコマンド・メモリアクセスアドレスと書
込みデータを各各切り換えるアクセス切換回路、
アドレス切換回路と書込みデータ切換回路と有
し、前記指示フリツプフロツプをセツトすること
により対応するプロセツサには前記擬似メモリを
使用させながらリセツト状態の指示フリツプフロ
ツプに対応するプロセツサには前記メモリを使用
させ得るようにしたことを特徴とする。
次に本発明の実施例について図面を参照して詳
細に説明する。
細に説明する。
図は本発明の一実施例を示すブロツク図であ
る。
る。
この実施例は擬似メモリ１、命令解読回路２、
２つの指示フリツプフロツプ３−１，３−２，メ
モリアクセス管理回路４、タイミング回路である
３つのシフトレジスタ５−１，５−２，５−３、
データ切換回路６、メモリバングビジー制御回路
７、コマンド切換回路２２、アドレス切換回路２
３、書込みデータ切換回路２４、２つのプロセツ
サＰ１，Ｐ２およびメモリＭから構成されてい
る。
２つの指示フリツプフロツプ３−１，３−２，メ
モリアクセス管理回路４、タイミング回路である
３つのシフトレジスタ５−１，５−２，５−３、
データ切換回路６、メモリバングビジー制御回路
７、コマンド切換回路２２、アドレス切換回路２
３、書込みデータ切換回路２４、２つのプロセツ
サＰ１，Ｐ２およびメモリＭから構成されてい
る。
プロセツサＰ１，Ｐ２とメモリＭとの間には、
各々２組の命令線８−１，８−２、メモリアクセ
スリクエスト線９−１，９−２、アドレス線１０
−１，１０−２、書込みデータ線１１−１，１１
−２および読出しデータ線１２−１，１２−２か
らなるインタフエース線があり、このインタフエ
ース線はメモリＭと擬似メモリ１それぞれの動作
に共用される。
各々２組の命令線８−１，８−２、メモリアクセ
スリクエスト線９−１，９−２、アドレス線１０
−１，１０−２、書込みデータ線１１−１，１１
−２および読出しデータ線１２−１，１２−２か
らなるインタフエース線があり、このインタフエ
ース線はメモリＭと擬似メモリ１それぞれの動作
に共用される。
プロセツサＰ１，Ｐ２各々のうちの論理演算処
理を行う中核部からインタフエース線送口までの
間にはインテリジエント化された煩雑なマルチプ
ロセツサ構成用のメモリアクセス機構があり、一
方メモリＭのうちのインタフエース綜受口とメモ
リ読み書き動作を行う中核部との間にはクロツク
制御やリフレツシユ制御等種々の処理機構があ
る。プロセツサＰ１，Ｐ２の中核部からメモリＭ
の中核部へのメモリアクセス指示は、これらのメ
モリアクセス機構、インタフエース線およびメモ
リ内処理機構を経由して伝えられ、読み書き動作
が行われる。
理を行う中核部からインタフエース線送口までの
間にはインテリジエント化された煩雑なマルチプ
ロセツサ構成用のメモリアクセス機構があり、一
方メモリＭのうちのインタフエース綜受口とメモ
リ読み書き動作を行う中核部との間にはクロツク
制御やリフレツシユ制御等種々の処理機構があ
る。プロセツサＰ１，Ｐ２の中核部からメモリＭ
の中核部へのメモリアクセス指示は、これらのメ
モリアクセス機構、インタフエース線およびメモ
リ内処理機構を経由して伝えられ、読み書き動作
が行われる。
メモリＭは４メガワード×36ビツト／ワードの
読み書き可能なリフレツシユメモリであり、一方
擬似メモリ１は８ワード×36ビツト／ワードの読
み書き可能なレジスタフアイルで構成されメモリ
Ｍが有するような処理機構は不要であり、含んで
いない。
読み書き可能なリフレツシユメモリであり、一方
擬似メモリ１は８ワード×36ビツト／ワードの読
み書き可能なレジスタフアイルで構成されメモリ
Ｍが有するような処理機構は不要であり、含んで
いない。
プロセツサＰ１とＰ２とは各々コマンド、メモ
リアクセスアドレスおよび書込みデータとをコマ
ンド切換回路２２、アドレス切換回路２３および
書込みデータ切換回路２４とに出力し、指示フリ
ツプフロツプ３−１と３−２とがリセツト状態な
らば、メモリアクセス管理回路４の管理のもとに
メモリＭをアクセスできる。
リアクセスアドレスおよび書込みデータとをコマ
ンド切換回路２２、アドレス切換回路２３および
書込みデータ切換回路２４とに出力し、指示フリ
ツプフロツプ３−１と３−２とがリセツト状態な
らば、メモリアクセス管理回路４の管理のもとに
メモリＭをアクセスできる。
さて、プロセツサＰ１のうちメモリアクセス機
構が試験もしくは故障診断され、プロセツサＰ２
は正常動作している場合について説明する。
構が試験もしくは故障診断され、プロセツサＰ２
は正常動作している場合について説明する。
このときには、プロセツサＰ１は指示フリツプ
フロツプ３−１をセツトしており、プロセツサＰ
２は指示フリツプフロツプ３−２をリセツトして
いる。この状態でプロセツサＰ１とＰ２とがイン
タフエース線８−１〜１１−１と８−２〜１１−
２とに信号を出力すると、メモリアクセス管理回
路４はアドレス選択信号２５を出力して、この信
号に基づいてコマンド切換回路２２、アドレス切
換回路２３および書込データ切換回路２４に対し
て、まずプロセツサＰ２からのインタフエース信
号を受理させ、メモリアクセス要求信号１５を出
力してメモリＭをアクセスする。
フロツプ３−１をセツトしており、プロセツサＰ
２は指示フリツプフロツプ３−２をリセツトして
いる。この状態でプロセツサＰ１とＰ２とがイン
タフエース線８−１〜１１−１と８−２〜１１−
２とに信号を出力すると、メモリアクセス管理回
路４はアドレス選択信号２５を出力して、この信
号に基づいてコマンド切換回路２２、アドレス切
換回路２３および書込データ切換回路２４に対し
て、まずプロセツサＰ２からのインタフエース信
号を受理させ、メモリアクセス要求信号１５を出
力してメモリＭをアクセスする。
第１のメモリサイクルが終了すると、メモリア
クセス管理回路４は同様にして次にはプロセツサ
Ｐ１からのインタフエース信号を受理させ、この
ときにはメモリアクセス管理回路はメモリアクセ
ス信号１５を出力せず擬似メモリアクセス要求信
号１６をシフトレジスタ５−１に出力して擬似メ
モリ１の読み書き動作を行わせる。
クセス管理回路４は同様にして次にはプロセツサ
Ｐ１からのインタフエース信号を受理させ、この
ときにはメモリアクセス管理回路はメモリアクセ
ス信号１５を出力せず擬似メモリアクセス要求信
号１６をシフトレジスタ５−１に出力して擬似メ
モリ１の読み書き動作を行わせる。
すなわち、アドレス線１０−１上のアドレスビ
ツトのうちの上位３ビツトは、命令解読回路２が
解読した命令線８−１上の信号の解読結果（書込
みか読出しかの別）とともにシフトレジスタ５−
１の移送される。
ツトのうちの上位３ビツトは、命令解読回路２が
解読した命令線８−１上の信号の解読結果（書込
みか読出しかの別）とともにシフトレジスタ５−
１の移送される。
シフトレジスタ５−１，５−２および５−３は
同一構成であり、それぞれ７ビツトからなる。第
１ビツトは第２〜第７ビツトの有効性、第２ビツ
トは擬似メモリの使用・不使用の別、第３ビツト
は擬似メモリ使用中のプロセツサ番号、第４ビツ
トは解読結果および第５〜第７ビツトは擬似メモ
リ１のアドレスをそれぞれ示す。
同一構成であり、それぞれ７ビツトからなる。第
１ビツトは第２〜第７ビツトの有効性、第２ビツ
トは擬似メモリの使用・不使用の別、第３ビツト
は擬似メモリ使用中のプロセツサ番号、第４ビツ
トは解読結果および第５〜第７ビツトは擬似メモ
リ１のアドレスをそれぞれ示す。
シフトレジスタ５−１の内容が第１ビツトから
順に1101000ならば、第５〜第７ビツトの“000”
に書込みアドレスビツト１７として、書込みイネ
ーブル信号１８とともに擬似メモリ１に移送さ
れ、メモリＭへの書込みタイミングに擬似したタ
イミングで書込みデータ線１１−１上のデータが
擬似メモリ１のアドレス“000”に書き込まれ
て、メモリＭへの書込み動作に擬似した書込み動
作が行われる。
順に1101000ならば、第５〜第７ビツトの“000”
に書込みアドレスビツト１７として、書込みイネ
ーブル信号１８とともに擬似メモリ１に移送さ
れ、メモリＭへの書込みタイミングに擬似したタ
イミングで書込みデータ線１１−１上のデータが
擬似メモリ１のアドレス“000”に書き込まれ
て、メモリＭへの書込み動作に擬似した書込み動
作が行われる。
シフトレジスタ５−１の内容はプロセツサのサ
イクル毎にシフトされて、メモリＭからの読出し
タイミングに擬似したタイミングが作られる。
イクル毎にシフトされて、メモリＭからの読出し
タイミングに擬似したタイミングが作られる。
シフトレジスタ５−１の内容が第１ビツトから
順に1100000ならば、シフトレジスタ５−３の第
５〜第７ビツトの“000”は読出しアドレス１９
として擬似メモリ１に、そしてデータ選択信号２
０がデータ切換回路６にそれぞれ移送されて、擬
似メモリ１のアドレス“000”のデータが擬似メ
モリ読出しデータ線１４上に読み出され、データ
切換回路６および読出しデータ線１２−１経由で
プロセツサＰ１に送付され、メモリＭからの読出
し動作に擬似した読出し動作が行われる。
順に1100000ならば、シフトレジスタ５−３の第
５〜第７ビツトの“000”は読出しアドレス１９
として擬似メモリ１に、そしてデータ選択信号２
０がデータ切換回路６にそれぞれ移送されて、擬
似メモリ１のアドレス“000”のデータが擬似メ
モリ読出しデータ線１４上に読み出され、データ
切換回路６および読出しデータ線１２−１経由で
プロセツサＰ１に送付され、メモリＭからの読出
し動作に擬似した読出し動作が行われる。
プロセツサＰ１はこのようなアドレスの縮退し
た擬似メモリ動作の結果に基づいて、自装置内で
メモリアクセス機構の試験・診断を行うことがで
きる。
た擬似メモリ動作の結果に基づいて、自装置内で
メモリアクセス機構の試験・診断を行うことがで
きる。
以上の第２のメモリサイクルが終了すると、メ
モリアクセス管理回路４は再び第１のメモリサイ
クルと同じようにプロセツサＰ２からのメモリア
クセス要求を受け入れることができるようにな
る。
モリアクセス管理回路４は再び第１のメモリサイ
クルと同じようにプロセツサＰ２からのメモリア
クセス要求を受け入れることができるようにな
る。
このようにして、メモリアクセス管理回路４は
１メモリサイクル毎に交互にプロセツサＰ２とＰ
１からのメモリアクセス要求を受け入れ、各々メ
モリＭと擬似メモリ１とを開放する。
１メモリサイクル毎に交互にプロセツサＰ２とＰ
１からのメモリアクセス要求を受け入れ、各々メ
モリＭと擬似メモリ１とを開放する。
もつとも、本実施例ではプロセツサＰ２とＰ１
からのメモリアクセス要求の切換えを１メモリサ
イクル毎とし、プロセツサＰ２からのメモリアク
セス要求をプロセツサＰ１のそれに優先させた
が、この切換サイクルとメモリアクセス要求受け
入れの複数プロセツサに対する優先順位は、メモ
リアクセス管理回路４の設計を変更することによ
り、任意に設定した実施例も容易に考えられる。
からのメモリアクセス要求の切換えを１メモリサ
イクル毎とし、プロセツサＰ２からのメモリアク
セス要求をプロセツサＰ１のそれに優先させた
が、この切換サイクルとメモリアクセス要求受け
入れの複数プロセツサに対する優先順位は、メモ
リアクセス管理回路４の設計を変更することによ
り、任意に設定した実施例も容易に考えられる。
なお、メモリバンクピジー制御回路７にはアド
レス切換回路２３が出力するアドレスビツトのう
ちの下位２ビツトがセツトされ、メモリアクセス
管理回路４に報知することにより、この２ビツト
で定られるメモリバンクへのアクセスはシフトレ
ジスタ５−３から出力されるアクセスバンクビジ
ー解除信号２１によりリセツトされるまで差し止
められるようになつている。
レス切換回路２３が出力するアドレスビツトのう
ちの下位２ビツトがセツトされ、メモリアクセス
管理回路４に報知することにより、この２ビツト
で定られるメモリバンクへのアクセスはシフトレ
ジスタ５−３から出力されるアクセスバンクビジ
ー解除信号２１によりリセツトされるまで差し止
められるようになつている。
本発明には、以上のように、メモリアクセス機
構の試験・診断用にメモリの一部を使用する代り
に、該メモリと同様な対プロセツサインタフエー
ス仕様を有する小容量の擬似メモリを前記インタ
フエース線を共用するように配備し、各プロセツ
サ対応にセツト可能な指示フリツプフロツプ群と
各プロセツサ対応に切換え可能な切換回路群を設
けることにより、各プロセツサからのメモリアク
セス要求に対して自由にメモリまたは擬似メモリ
をアクセスさせることができるようになり、正常
系のプロセツサにはメモリをアクセスさせながら
障害系プロセツサには擬似メモリをアクセスさせ
ることができるため、障害系プロセツサをメモリ
から分断して障害系からメモリへの悪影響を排除
しかつプロセツサとメモリとの障害の切分けがで
きるという効果がある。
構の試験・診断用にメモリの一部を使用する代り
に、該メモリと同様な対プロセツサインタフエー
ス仕様を有する小容量の擬似メモリを前記インタ
フエース線を共用するように配備し、各プロセツ
サ対応にセツト可能な指示フリツプフロツプ群と
各プロセツサ対応に切換え可能な切換回路群を設
けることにより、各プロセツサからのメモリアク
セス要求に対して自由にメモリまたは擬似メモリ
をアクセスさせることができるようになり、正常
系のプロセツサにはメモリをアクセスさせながら
障害系プロセツサには擬似メモリをアクセスさせ
ることができるため、障害系プロセツサをメモリ
から分断して障害系からメモリへの悪影響を排除
しかつプロセツサとメモリとの障害の切分けがで
きるという効果がある。
図は本発明の一実施例を示すブロツク図であ
る。 図において、１……擬似メモリ、２……命令解
読回路、３−１，３−２……指示フリツプフロツ
プ、４……メモリアクセス管理回路、５−１，５
−２，５−３……シフトレジスタ、６……読出し
データ切換回路、７……メモリバンクビジー制御
回路、８−１，８−２……命令線、９−１，９−
２……メモリアクセスリクエスト線、１０−１，
１０−２……アドレス線、１１−１，１１−２…
…書込みデータ線、１２−１，１２−２……読出
しデータ線、１３……メモリ続出しデータ線、１
４……擬似メモリ読出しデータ線、１５……メモ
リアクセス信号、１６……擬似メモリアクセ要求
信号、１７……書込みアドレスビツト、１８……
書込みイネーブル信号、１９……読出しアドレス
ビツト、２０……データ選択信号、２１……アク
セスバンクビジー解除信号、２２……コマンド切
換回路、２３……アドレス切換回路、２４……書
込みデータ切換回路、２５……アドレス選択信
号、Ｐ１，Ｐ２……プロセツサ、Ｍ……メモリ。
る。 図において、１……擬似メモリ、２……命令解
読回路、３−１，３−２……指示フリツプフロツ
プ、４……メモリアクセス管理回路、５−１，５
−２，５−３……シフトレジスタ、６……読出し
データ切換回路、７……メモリバンクビジー制御
回路、８−１，８−２……命令線、９−１，９−
２……メモリアクセスリクエスト線、１０−１，
１０−２……アドレス線、１１−１，１１−２…
…書込みデータ線、１２−１，１２−２……読出
しデータ線、１３……メモリ続出しデータ線、１
４……擬似メモリ読出しデータ線、１５……メモ
リアクセス信号、１６……擬似メモリアクセ要求
信号、１７……書込みアドレスビツト、１８……
書込みイネーブル信号、１９……読出しアドレス
ビツト、２０……データ選択信号、２１……アク
セスバンクビジー解除信号、２２……コマンド切
換回路、２３……アドレス切換回路、２４……書
込みデータ切換回路、２５……アドレス選択信
号、Ｐ１，Ｐ２……プロセツサ、Ｍ……メモリ。
Claims (1)
- １ 読み書き可能かつ一部処理機構を含むメモリ
を共用するマルチプロセツサ構成のデータ処理装
置において、前記メモリの対前記プロセツサイン
タフエース線を共用しこの線上の信号に基いて読
み書き動作を行い前記処理機構は含まない少複数
番地の擬似メモリ、前記インタフエース線上の信
号のうちの命令を解読して前記擬似メモリに対し
て読み書き動作を指示する命令解読回路、前記各
プロセツサからの指令によりセツトされるプロセ
ツサ対応の指示フリツプフロツプ群、前記プロセ
ツサから前記メモリへのアクセス要求があると対
応する前記指示フリツプフロツプのリセツト・セ
ツトの各々に対応して前記メモリへのアクセス許
否を決め前記擬似メモリへのアクセス要求信号の
発信・停信を行うメモリアクセス管理回路、前記
擬似メモリへのアクセス要求信号に応答して前記
擬似メモリの読み書き動作に必要なタイミングを
発生して前記擬似メモリに供給するタイミング回
路、前記擬似メモリへのアクセス要求信号に応答
して前記メモリと前記擬似メモリとの各読出しパ
スと切り換える読出しデータ切換回路および前記
メモリアクセス管理回路が出力するアドレス選択
信号に基づいて前記各プロセツサからのコマン
ド、メモリアクセスアドレスと書込みデータを各
各切り換えるコマンド切換え回路、アドレス切換
回路と書込みデータ切換回路を有し、前記指示フ
リツプフロツプをセツトすることにより対応する
プロセツサには前記擬似メモリを使用させながら
リセツト状態の指示フリツプフロツプに対応する
プロセツサには前記メモリを使用させ得るように
したことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56071614A JPS57187757A (en) | 1981-05-13 | 1981-05-13 | Data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56071614A JPS57187757A (en) | 1981-05-13 | 1981-05-13 | Data processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57187757A JPS57187757A (en) | 1982-11-18 |
| JPS6144352B2 true JPS6144352B2 (ja) | 1986-10-02 |
Family
ID=13465693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56071614A Granted JPS57187757A (en) | 1981-05-13 | 1981-05-13 | Data processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57187757A (ja) |
-
1981
- 1981-05-13 JP JP56071614A patent/JPS57187757A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57187757A (en) | 1982-11-18 |
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